CN101483410B - 信号放大装置 - Google Patents

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Abstract

本发明提供一种用来将第一输入信号转成第一输出信号的信号放大装置。信号放大装置包含有输入级电路、级联电路、输出级电路与第一电容。输入级电路用来接收第一输入信号，级联电路耦接于输入级电路并具有多个第一级联式晶体管，其中上述多个第一级联式晶体管的等效氧化层厚度不相同。输出级电路具有耦接于级联电路的第一输入端口与用来输出第一输出信号的第一输出端口，第一电容具有连接到输出级电路的第一输出端口的第一端与耦接于级联电路的第二端，其中第二端并未连接到输出级电路的第一输入端口。本发明利用不同等效氧化层厚度的晶体管的放大器电路，缩短了放大器的稳定时间。

Description

信号放大装置
技术领域
本发明关于一种电子装置，尤指一种信号放大装置。
背景技术
请参照图1，图1是现有技术运算放大器10的示意图。运算放大器10包含有输入差动级11与输出级12，简而言之，输入差动级11由晶体管Ma～Me所形成，而输出级12由晶体管Mf、Mg所形成。此外，依据此现有技术，运算放大器10具有一个主极点(dominant pole)、两个复数高频极点(complex high frequency pole)与一个零点(zero)。由于补偿电阻Rz与补偿电容Cc所形成的前馈路径(feed-forward path)并不将输入差动级11传输至输出级12的高频信号反相，因而显示出运算放大器10的效能将会有两种衰减情形。第一种衰减情形是对于与补偿电容Cc同阶(same order)的负载电容CL的运算放大器10的严重衰减(severe degradation)，而第二种衰减情形则是输入差动级11中P型金属氧化物半导体所造成的单增益(unity gain)组态中负电源(negativesupply)VBB将零点显示于运算放大器10的主极点频率上。以上的衰减情形对于使用高频切换整流器(high-frequency switching regulator)来产生电源的取样数据系统将会造成严重的效能衰减。
请参照图2，图2是另一现有技术运算放大器20的示意图。运算放大器20包含有输入差动级21、电流变压器22与输出级23。由晶体管Ma’～Me’所形成的输入差动级21使用串接(cascade)组件Mc1、Mc2来减少对于切换电容应用时由负电源VBB所提供的电容值。电流变压器22由晶体管Mh’～Mj’所形成，其中此项技术被称为“接地栅极梯级补偿(grounded gate cascade compensation)”，而输出级23则由晶体管Mf’～Mg’所组成。与图1所示的运算放大器10相较，运算放大器20在节点N1提供了虚地(virtual ground)以消除前馈路径但由于米勒效应(Miller effect)的关系仍会产生主极点。因此，补偿电容Cc’连接于输出节点N2与节点N1的虚地之间。然而，当运算放大器频宽设计得较高时，运算放大器20经常会在单增益频率附近产生极点与零点所形成的偶极(pole-zero doublet)。在放大器的单增益频宽中极点与零点的偶极会延长放大器的稳定时间(settling time)而限制了放大器本身的高速处理效能。
发明内容
为了解决放大器偶极延长放大器稳定时间的技术问题，本发明提供一种通过搭配使用输入/出组件与核心组件而可需较少稳定时间的信号放大装置，以解决上述的问题。
依据本发明的实施方式，其揭露一种用来将第一输入信号转成第一输出信号的信号放大装置。信号放大装置包含有输入级电路、级联电路、输出级电路与第一电容。输入级电路用来接收第一输入信号，级联电路耦接于输入级电路并包含有多个第一级联式晶体管，其中第一级联式晶体管的等效氧化层厚度不相同，而输出级电路具有耦接于级联电路的第一输入端口与用来输出第一输出信号的第一输出端口。第一电容则具有连接到输出级电路第一输出端口的第一端与耦接于级联电路的第二端，其中第二端并未连接到输出级电路的第一输入端口。
本发明的信号放大装置利用不同等效氧化层厚度的晶体管，缩短了放大装置的稳定时间。
附图说明
图1为现有技术运算放大器的示意图。
图2为另一现有技术运算放大器的示意图。
图3为本发明第一实施方式的信号放大装置的示意图。
图4为第一输入信号Vin与第一输出信号Vout之间转换函数式的频率响应的波特图。
图5为本发明第二实施方式的信号放大装置的示意图。
图6为本发明第三实施方式的信号放大装置的示意图。
图7为本发明第四实施方式的信号放大装置的示意图。
具体实施方式
在说明书及权利要求书当中使用了某些词汇来称呼特定的元件。本领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求书当中所提及的“包含”是开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表第一装置可直接电气连接于第二装置，或通过其它装置或连接手段间接地电气连接到第二装置。
请参照图3，图3是本发明第一实施方式的信号放大装置100的示意图。信号放大装置100用来将第一输入信号Vin转成第一输出信号Vout，其包含有输入级电路101、级联(cascoded)电路102、输出级电路103与第一电容Ca。输入级电路101包括有具有栅极端(节点N1)以接收第一输入信号Vin的P型晶体管M1，而级联电路102包含有P型晶体管M2与N型晶体管M3，其中P型晶体管M2的源极端耦接于P型晶体管M1的漏极端，而N型晶体管M3具有耦接于P型晶体管M2的漏极端。输出级电路103包含有N型晶体管M4，N型晶体管M4的栅极端耦接于N型晶体管M3的漏极端(节点N2)，而第一输出信号Vout则于N型晶体管M4的漏极端(节点N3)输出。如图3所示，电容Ca具有耦接于N型晶体管M4的漏极端(节点N3)的第一端以及具有耦接于N型晶体管M3的源极端(节点N4)的第二端。N型晶体管M3的等效氧化层厚度(equivalent oxide thickness)都小于P型晶体管M1、P型晶体管M2与N型晶体管M4的等效氧化层厚度。请注意，在本实施方式中，具有不同等效氧化层厚度的晶体管在半导体工艺中对应到不同的晶体管类型。举例来说，半导体工艺中输入/出组件(I/O device)具有比核心组件(core device)的等效氧化层厚度较厚的等效氧化层厚度。此外，P型晶体管M1的源极端连接到供应电源Vdd，而电流源I1连接于节点N4与接地Vgnd之间。电流源I2耦接于节点N3与供应电源Vdd之间，而电容Cp耦接于节点N2，以及负载电容CL1存在于图3所示的节点N3上。
请参照图4，图4是第一输入信号Vin与第一输出信号Vout之间转换函数式(transfer function)的频率响应的波特图(Bode plot)。在图4中，x轴代表信号放大装置100的多个极点与一个零点的频率位置，而y轴代表信号放大装置100的节点N3与N1之间的开环增益。因此，在信号放大装置100中存在有三个主要极点以及一个主要的零点。如图4所示，其中第一极点P1在频率f1上，第二极点P2在频率f2，第三极点P3在频率f3，而零点Z1在频率f4上。所以，在频率f1上将会出现具有斜率-20dB/decade的线段201，而线段201接着将会通过单增益频率。接着，由于第三极点P3的频率f3靠近于零点Z1的频率f4(f3、f4极点与零点偶合成的频率)，具有斜率为-20dB/decade的线段202将会延伸直到到达频率f2为止。接着，具有斜率为-40dB/decade的线段203会延伸到更高的频率。请注意到，频率f1、f2、f3与f4的详细计算可轻易地由本领域内技术人员所达成，因而在此省略其进一步的说明。再者，因为极点与零点偶合成的频率将会支配信号放大装置100的操作速度，所以第三极点P3的频率f3以及零点Z1的频率f4愈高，则可得到的信号放大装置100稳定时间将会愈低。依据本发明，第三极点P3的频率f3以及零点Z1的频率f4主要由N型晶体管M3的跨导(transconductance)所决定，因此，若N型晶体管M3的跨导增加，则信号放大装置100的极点与零点偶合成的频率也将会提高，换言之，N型晶体管M4的稳定时间将变得较短。因此，在本实施方式中，N型晶体管M3使用核心组件来实现，其中核心组件具有比输入/出组件高的跨导。另外，因为核心组件所能承受的导通电压(cross voltage)比输入/出组件较低，所以，N型晶体管M3应小心地进行设计。如此，极点与零点所偶合成的新频率在不改变信号放大装置100原先的波特图(如图4所示)时就会往右移。
请参照图5，图5是本发明第二实施方式的信号放大装置300的示意图。信号放大装置300是差动输入单一输出的放大器，其用来将差动输入信号Vin1与Vin2转成输出信号Vout1。信号放大装置300包含有差动输入级电路301、差动级联电路302、输出级电路303与电容Cb。差动输入级电路301包含有N型晶体管M1，具有用来接收第一输入信号Vin1的栅极端(节点N1)；以及N型晶体管M2，具有用来接收第二输入信号Vin2的栅极端(节点N2)。差动级联电路302包含有P型晶体管M3、N型晶体管M4、P型晶体管M5与N型晶体管M6，其中P型晶体管M3的源极端耦接于N型晶体管M1的漏极端，N型晶体管M4具有耦接于P型晶体管M3的漏极端的漏极端N3，P型晶体管M5的源极端耦接于N型晶体管M2的漏极端，以及N型晶体管M6具有耦接于P型晶体管M5的漏极端的漏极端N4。输出级电路303包含N型晶体管M7，N型晶体管M7具有栅极端耦接于N型晶体管M4的漏极端(节点N3)，而输出信号Vout1在N型晶体管M7的漏极端(节点N5)上输出。如图5所示，电容Cb的第一端连接到N型晶体管M7的漏极端(节点N5)，而其第二端耦接于N型晶体管M4的源极端(节点N6)。
此外，如图5所示，N型晶体管M8、M9是连接成耦接到N型晶体管M4、M6的电流镜组态。N型晶体管M4、M6的等效氧化层厚度都薄于N型晶体管M1与M2、P型晶体管M3与M5以及N型晶体管M7的任一的等效氧化层厚度。请注意，在上述实施方式中，具有不同等效氧化层厚度的晶体管对应于半导体工艺中不同的晶体管型态。而在本实施方式中，N型晶体管M4、M6为核心组件，而其它的晶体管则都为输入/出组件。再者，电流源I1耦接于N型晶体管M1、M2的源极端与接地电平Vss之间，电流源I2耦接于差动级联电路302与供应电源Vdd之间，P型晶体管M10耦接于输出级电路303与供应电源Vdd之间，其中P型晶体管M10由控制电压Vp1所控制，而负载电容CL2则位于图5所示的节点N5上。请注意，提高信号放大装置300的工作速度的操作与提高信号放大装置100的工作速度的操作大致相同，且在阅读本说明书之后应可被本领域内技术人员所了解，故在此为简化篇幅而省略进一步的说明。
请参照图6，图6是本发明第三实施方式的信号放大装置400的示意图。信号放大装置400是差动输入差动输出的放大器，其用来将差动输入信号Vin1、Vin2转成差动输出信号Vout1、Vout2。信号放大装置400包含有差动输入级电路401、差动级联电路402、差动输出级电路403与电容Cc1、Cc2。差动输入级电路401包括N型晶体管M1’以及N型晶体管M2’，其中N型晶体管M1’具有栅极端(节点N1)用来接收第一输入信号Vin1，以及N型晶体管M2’具有栅极端(节点N2)用来接收第二输入信号Vin2。差动级联电路402包括P型晶体管M3’、N型晶体管M4’、P型晶体管M5’与N型晶体管M6’，其中P型晶体管M3’的源极端耦接于N型晶体管M1’的漏极端，N型晶体管M4’具有耦接于P型晶体管M3’漏极端的漏极端N3，而P型晶体管M5’的源极端耦接于N型晶体管M2’的漏极端，以及N型晶体管M6’具有耦接于P型晶体管M5’的漏极端的漏极端N4。差动输出级电路403包括N型晶体管M7’以及N型晶体管M8’，其中N型晶体管M7’的栅极端耦接于N型晶体管M4’的漏极端(节点N3)，N型晶体管M8’的栅极端耦接于N型晶体管M6’的漏极端(节点N4)。其中第一输出信号Vout1在N型晶体管M7’的漏极端(节点N5)输出，而第二输出信号Vout2在N型晶体管M8’的漏极端(节点N6)输出。如图6所示，电容Cc1具有连接到N型晶体管M7的漏极端(节点N5)的第一端以及连接到N型晶体管M4’的源极端(节点N7)的第二端。电容Cc2具有连接到N型晶体管M8’的漏极端(节点N6)的第一端以及连接到N型晶体管M6’的源极端(节点N8)的第二端。
再者，电流源I1耦接于N型晶体管M1’与M2’的源极端以及接地电平Vss之间，而电流源I2耦接于差动级联电路402与供应电源Vdd之间，电流源I3耦接于差动级联电路402与接地电平Vss之间，P型晶体管M9’耦接于N型晶体管M7’与供应电源Vdd之间，其中P型晶体管M9’由控制电压Vp1’所控制。P型晶体管M10’耦接于N型晶体管M8’与供应电源Vdd之间，其中P型晶体管M10’由控制电压Vp2’所控制。如图6所示，负载电容CL3位于节点N5上以及负载电容CL4位于节点N6上。在本实施方式中，N型晶体管M4’、M6’的等效氧化层厚度都薄于N型晶体管M1’与M2’、P型晶体管M3’与M5’，N型晶体管M7’与M8’以及P型晶体管M9’与M10’的任一个的等效氧化层厚度。请注意，如上述第一、第二实施方式，具有不同等效氧化层厚度的晶体管是对应到半导体工艺中不同的晶体管类型。在本实施方式中，N型晶体管M4’、M6’是核心组件而其它的晶体管是输入/出组件。请注意，提高信号放大装置400的工作速度的操作与提高信号放大装置100、300的工作速度的操作大致相同，且在阅读本说明书之后应可被本领域内技术人员所了解，故在此为简化篇幅而省略进一步的说明。
请参照图7，图7是本发明第四实施方式的信号放大装置500的示意图。信号放大装置500是差动输入单一输出的放大器，其用来将差动输入信号Vin1、Vin2转成输出信号Vout。信号放大装置500包含有差动输入级电路501、差动级联电路502、输出级电路503与电容Cc3、Cc4。差动输入级电路501包括具有用来接收第一输入信号Vin1的栅极端(节点N1)的N型晶体管M1”与P型晶体管M10”，以及具有用来接收第二输入信号Vin2的栅极端(节点N2)的N型晶体管M2”与P型晶体管M11”。差动级联电路502包括P型晶体管M3”、N型晶体管M4”、P型晶体管M5”与N型晶体管M6”，其中P型晶体管M3”的源极端耦接于N型晶体管M1”的漏极端，N型晶体管M4”具有耦接于P型晶体管M3”的漏极端的漏极端N3，P型晶体管M5”的源极端耦接于N型晶体管M2”的漏极端，以及N型晶体管M6”具有耦接于P型晶体管M5”的漏极端的漏极端N4。此外，直流电平移位器5021耦接于P型晶体管M3”与N型晶体管M4”、以及P型晶体管M5”与N型晶体管M6”之间。在本实施方式中，如图7所示，直流电平移位器5021包括两P型晶体管与两N型晶体管，而直流电平移位器5021本身分别被电压Vp3、Vn3控制。请注意，直流电平移位器5021是本领域中技术人员所熟知的组件，因此为简化篇幅在此省略进一步的说明。输出级电路503包括N型晶体管M7”以及P型晶体管M14”，其中N型晶体管M7”的栅极端耦接于N型晶体管M4”的漏极端(节点N3)，以及P型晶体管M14”的栅极端耦接于P型晶体管M3”的漏极端(节点N6)。其中输出信号Vout由N型晶体管M7”与P型晶体管M14”的漏极端(节点N5)所输出。如图7所示，电容Cc3具有连接到N型晶体管M7”的漏极端(节点N5)的第一端以及具有连接到N型晶体管M4”的源极端(节点N8)的第二端；另外，电容Cc4具有连接到N型晶体管M7”的漏极端(节点N5)的第一端以及具有连接到P型晶体管M3”的源极端(节点N9)的第二端。
再者，N型晶体管M8”、M9”连接成耦接到N型晶体管M4”、M6”的电流镜组态，同样地，P型晶体管M12”、M13”连接成耦接到P型晶体管M3”、M5”的另一电流镜组态。N型晶体管M4”、M6”与P型晶体管M3”、M5”的等效氧化层厚度都薄于N型晶体管M1”、M2”、M7”、M8”、M9”与P型晶体管M10”、M11”、M12”、M13”、M14”以及直流电平移位器5021内晶体管的任一晶体管的等效氧化层厚度。请注意，如上所述，具有不同等效氧化层厚度的晶体管对应于半导体工艺中不同的晶体管型态。在本实施方式中，N型晶体管M4”、M6”与P型晶体管M3”、M5”是核心组件，而其它的晶体管则都是输入/出组件。再者，电流源I1耦接于N型晶体管M1”、M2”的源极端与接地电平Vss之间，电流源I2是耦接于P型晶体管M10”、M11”的源极端与供应电压Vdd之间，以及负载电容CL4位于图7所示的节点N5上。请注意，提高信号放大装置500的工作速度的操作与提高信号放大装置100的工作速度的操作大致相同，且在阅读本说明书之后应可被本领域内技术人员所了解，故在此为简化篇幅而省略进一步的说明。
本发明虽用较佳实施方式说明如上，然而其并非用来限定本发明的范围，任何本领域中技术人员，在不脱离本发明的精神和范围内，做的任何更动与改变，都在本发明的保护范围内，具体以权利要求界定的范围为准。

Claims (12)

1.一种信号放大装置，用来将第一输入信号转成第一输出信号，其包含有：
输入级电路，用来接收上述第一输入信号；
级联电路，耦接于上述输入级电路，上述级联电路包含有多个第一级联式晶体管，其中上述多个第一级联式晶体管的等效氧化层厚度不相同；
输出级电路，具有耦接于上述级联电路的第一输入端口与用来输出上述第一输出信号的第一输出端口；以及
第一电容，其第一端连接到上述输出级电路的上述第一输出端口，第二端耦接于上述级联电路，其中上述第二端并未连接到上述输出级电路的上述第一输入端口。
2.如权利要求1所述的信号放大装置，其特征在于，上述输入级电路包含有：
第一晶体管，具有用来接收上述第一输入信号的控制端；
上述级联电路耦接于上述第一晶体管的第一端，上述级联电路包含有：
第二晶体管，其第一端耦接于上述第一晶体管的第一端；以及
第三晶体管，其第一端耦接于上述第二晶体管的第二端；以及
上述输出级电路包含有：
第四晶体管，其控制端耦接于上述第三晶体管的第一端，用来在上述第四晶体管的第一端上输出上述第一输出信号；
其中上述第一电容的第一端耦接于上述第四晶体管的第一端且上述第一电容的第二端耦接于上述第三晶体管的第二端，以及上述第三晶体管的等效氧化层厚度薄于上述第一、第二与上述第四晶体管的至少其中之一的等效氧化层厚度。
3.如权利要求2所述的信号放大装置，其特征在于，上述第三晶体管的等效氧化层厚度都薄于上述第一、第二与上述第四晶体管的等效氧化层厚度。
4.如权利要求1所述的信号放大装置，其特征在于，上述输入级电路另接收第二输入信号，其中上述第一输入信号与上述第二输入信号形成差动信号；以及上述级联电路另包含有多个第二级联式晶体管，其中上述多个第二级联式晶体管的等效氧化层厚度不相同。
5.如权利要求4所述的信号放大装置，其特征在于，上述输入级电路包含有：第一晶体管，具有用来接收上述第一输入信号的控制端；以及第二晶体管，具有用来接收上述第二输入信号的控制端；
上述级联电路耦接于上述第一晶体管的第一端与上述第二晶体管的第一端，上述级联电路包含有：第三晶体管，其第一端耦接于上述第一晶体管的第一端；第四晶体管，其第一端耦接于上述第三晶体管的第二端；第五晶体管，其第一端耦接于上述第二晶体管的第一端；以及第六晶体管，其第一端耦接于上述第五晶体管的第二端；以及
上述输出级电路包含有：第七晶体管，其控制端耦接于上述第三晶体管的第一端，用来在上述第七晶体管的第一端上输出上述第一输出信号；
其中上述第一电容的第一端耦接于上述第七晶体管的第一端，上述第一电容的第二端耦接于上述第四晶体管的第二端，以及上述第四晶体管的等效氧化层厚度薄于上述第一、第三与上述第七晶体管的至少其中之一的等效氧化层厚度。
6.如权利要求5所述的信号放大装置，其特征在于，上述级联电路另包含有：
第八晶体管，其第一端耦接于上述第四晶体管的第二端；以及
第九晶体管，其控制端耦接于上述第八晶体管的控制端与上述第六晶体管的第一端，以及其第一端耦接于上述第六晶体管的第二端；
其中每一上述第四、第六晶体管的等效氧化层厚度薄于上述第一、第二、第三、第五、第七、第八与上述第九晶体管的至少其中之一的等效氧化层厚度。
7.如权利要求6所述的信号放大装置，其特征在于，每一上述第四、第六晶体管的等效氧化层厚度都薄于每一上述第一、第二、第三、第五、第七、第八与上述第九晶体管的等效氧化层厚度。
8.如权利要求7所述的信号放大装置，其特征在于，上述输入级电路另包含有：
第十晶体管，其控制端耦接于上述第一晶体管的控制端，以及其第一端耦接于上述第一电容的第二端；
第十一晶体管，其控制端耦接于上述第二晶体管的控制端、其第一端耦接于上述第十晶体管的第二端以及其第二端耦接于上述第七晶体管的上述第二端；
上述信号放大装置另包含有：
直流电平移位器，耦接于上述第三、第四晶体管之间以及上述第五、第六晶体管之间；
第十二晶体管，其第一端耦接于上述第三晶体管的第二端；
第十三晶体管，其控制端耦接于上述第十二晶体管的控制端与上述第五晶体管的第一端，以及其第一端耦接于上述第五晶体管的第二端；
第十四晶体管，其控制端耦接于上述第三晶体管的第一端，以及其第一端耦接于上述输出级电路的上述第一输出端口；以及
第二电容，其第一端耦接于上述输出级电路的上述第一输出端口，以及其第二端耦接于上述第三晶体管的第二端，上述第二电容的第二端不连接至上述输出级电路的上述第一输入端口；
其中每一上述第三、第四、第五与上述第六晶体管的等效氧化层厚度薄于上述第一、第二、第七、第八、第九、第十、第十一、第十二、第十三与上述第十四晶体管的至少其中之一的等效氧化层厚度。
9.如权利要求8所述的信号放大装置，其特征在于，每一上述第三、第四、第五与上述第六晶体管的等效氧化层厚度都薄于每一上述第一、第二、第七、第八、第九、第十、第十一、第十二、第十三与上述第十四晶体管的等效氧化层厚度。
10.如权利要求4所述的信号放大装置，其特征在于，上述输出级电路另具有耦接于上述级联电路的第二输入端口与用来输出第二输出信号的第二输出端口，上述第一输出信号与上述第二输出信号形成差动信号；以及上述信号放大装置另包含有：
第二电容，其第一端连接至上述输出级电路的上述第二输出端口，以及其第二端耦接于上述级联电路，其中上述第二电容的第二端不连接至上述输出级电路的上述第二输入端口。
11.如权利要求10所述的信号放大装置，其特征在于，上述输入级电路包含有：
第一晶体管，具有用来接收上述第一输入信号的控制端；以及
第二晶体管，具有用来接收上述第二输入信号的控制端；
上述级联电路耦接于上述第一晶体管的第一端与上述第二晶体管的第一端，上述级联电路包含有：
第三晶体管，其第一端耦接于上述第一晶体管的第一端；
第四晶体管，其第一端耦接于上述第三晶体管的第二端；
第五晶体管，其第一端耦接于上述第二晶体管的第一端；以及
第六晶体管，其第一端耦接于上述第五晶体管的第二端；以及
上述输出级电路包含有：
第七晶体管，其控制端耦接于上述第三晶体管的第一端，用来在上述第七晶体管的第一端上输出上述第一输出信号；以及
第八晶体管，其控制端耦接于上述第五晶体管的第一端，用来在上述第八晶体管的第一端上输出上述第二输出信号；
其中上述第一电容的第一端耦接于上述第七晶体管的第一端，而上述第一电容的第二端耦接于上述第四晶体管的第二端，以及每一上述第四、第六晶体管的等效氧化层厚度薄于上述第一、第二、第三、第五、第七与上述第八晶体管的至少其中之一的等效氧化层厚度。
12.如权利要求11所述的信号放大装置，其特征在于，每一上述第四、第六晶体管的上述等效氧化层厚度都薄于每一上述第一、第二、第三、第五、第七与上述第八晶体管的等效氧化层厚度。
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