CN101478513B - 一种兼容多速率的数字中频实现装置及方法 - Google Patents
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Abstract
本发明涉及一种数字中频信号处理领域兼容多速率的FPGA实现装置和方法，本发明技术方案如下：一种兼容多速率的数字中频实现装置，由子模块组成，其特征在于：设置所述子模块为最高速率，并向下兼容其他速率；各子模块均包括一输入输出控制模块，第一级子模块输入输出控制模块用于根据上层软件配置的基带信号带宽产生初始的数据输入时序控制逻辑，并将所述数据输入时序控制逻辑作为初始输入有效信号，并向下一级子模块输出输出有效信号；次级子模块输入输出控制模块用于读取上一级所述输出有效信号作为本级输入有效信号，并向下一级输出输出有效信号。并提供了上述装置处理的方法。采用本发明装置及方法设计简单，仿真方便，兼容多速率。
Description
技术领域
本发明涉及一种多速率兼容系统的FPGA(Field Programed Gate Array)实现装置及方法，尤指一种数字中频信号处理领域兼容多速率的FPGA实现装置和方法。
背景技术
LTE(Long Term Evolution长期演进)系统在基带上有5Mhz，10Mhz，20Mhz等多种带宽的配置需求，对应到发射的中频部分，基带信号的输入就存在多速率的情况。理论上可以对这多种带宽的处理分别做一套方案，如图1所示：按照固定带宽来设计，每一种带宽设计一套代码，代码编译以后的数据文件同时存在flash里面，底层的CPU可以根据当前系统的带宽来选择把其中对应的数据文件下载到FPGA里面，使其正常工作，通过更改底层FPGA配置来实现，但是会有工作量大、不利于后期维护、切换不稳定等一列的问题。
发明内容
本发明所要解决的技术问题是提供一种可兼容多种速率，自动兼容处理多种信号带宽的数字中频实现装置。
为解决上述技术问题，本发明通过如下技术方案实现：一种兼容多速率的数字中频实现装置，由子模块组成，其特征在于：设置所述子模块为最高速率，并向下兼容其他速率；各子模块均包括一输入输出控制模块，第一级子模块输入输出控制模块用于根据上层软件配置的基带信号带宽产生初始的数据输入时序控制逻辑，并将所述数据输入时序控制逻辑作为初始输入有效信号，并向下一级子模块输出输出有效信号；次级子模块输入输出控制模块用于读取上一级所述输出有效信号作为本级输入有效信号，并向下一级输出输出有效信号。
进一步的，所述兼容多速率的数字中频实现装置包括速率匹配模块，所述速率匹配模块设置于最后一级，所述速率匹配模块用于对不同的速率进行不同倍数的插值滤波，输出速率一致的中频信号。
另一方面本发明所要解决的另一技术问题是提供一种可兼容多种速率，自动兼容处理多种信号带宽的数字中频实现方法。
为解决上述技术问题，本发明通过如下技术方案实现：一种兼容多速率的数字中频实现方法，各子模块将输入基带信号处理为中频信号，其特征在于：
设置所述子模块为最高速率，并向下兼容其他速率；
第一级子模块输入输出控制模块根据上层软件配置的基带信号带宽产生初始的数据输入时序控制逻辑，并将所述数据输入时序控制逻辑作为初始输入有效信号，并向下一级子模块输出输出有效信号；
次级子模块输入输出控制模块读取上一级所述输出有效信号作为本级输入有效信号，并向下一级输出输出有效信号。
进一步的，设置速率匹配模块于最后一级，所述速率匹配模块对不同的速率进行不同倍数的插值滤波，输出速率一致的中频信号。
所述子模块包括但不限于依次链接的成型滤波模块、插值滤波模块、削峰模块。所述输出有效信号为所述子模块输入输出控制模块对其接收的所述输入有效信号或者输入有效信号的倍频信号移位寄存后得到，具体为：通过把所述输入有效信号或者输入有效信号的倍频信号延时一定的周期后得到，所述延时的时间长度为本级子模块的处理完成基带信号处理所需要的时间。所述各级输入有效信号为持续1个时钟周期的高电平，所述高电平出现的频率与对应的基带信号的速率对应。
采用本发明装置以及方法设计简单，仿真方便，只需要各个模块的独立仿真即可，不需要联合仿真，各级处理模块间的连接关系清晰简单，单模块的修改不会影响其他模块。多带宽的系统切换灵活，简单，由于不涉及底层的重新配置，也更稳定，适用范围广，所有涉及多速率兼容FPGA设计都可以参考本方案的实现。
附图说明
图1为LTE系统中下行数字中频处理的基本结构；
图2为本发明兼容多速率数字中频处理装置以及方法的示意图；
图3为本发明实施例1成型滤波器的时序图，基带速率15.36Mhz，基带带宽10Mhz；
图4为本发明实施例2成型滤波器的时序图，基带速7.68Mhz，基带带宽5Mhz。
具体实施方式
为更好揭示本发明的技术实质，下面结合附图，通过实施例对本发明说明如下：
装置实施例如图2所示：一种兼容多速率的数字中频实现装置，由子模块组成，其特征在于：设置所述子模块为最高速率，并向下兼容其他速率；各子模块均包括一输入输出控制模块，第一级子模块输入输出控制模块用于根据上层软件配置的基带信号带宽产生初始的数据输入时序控制逻辑，并将所述数据输入时序控制逻辑作为初始输入有效信号，并向下一级子模块输出输出有效信号；次级子模块输入输出控制模块用于读取上一级所述输出有效信号作为本级输入有效信号，并向下一级输出输出有效信号。所述输出有效信号为所述子模块输入输出控制模块对其接收的所述输入有效信号或者输入有效信号的倍频信号移位寄存后得到，具体为：通过把所述输入有效信号或者输入有效信号的倍频信号延时一定的周期后得到，所述延时的时间长度为本级子模块的处理完成基带信号处理所需要的时间。所述各级输入有效信号为持续1个时钟周期的高电平，所述高电平出现的频率与对应的基带信号的速率对应。
本实施例中的子模块为依次链接的成型滤波模块、插值滤波模块，可选的削峰模块以及另一插值滤波模块用虚线表示，数据流基带信号首先经成型滤波模块处理，同时成型滤波模块中的输入输出控制模块根据上层软件配置的基带信号带宽产生初始的数据输入时序控制逻辑，当前FPGA的工作时钟245.76M，输入的基带数据速率包括：30.72M，15.36M，7.68M；最快的速率是30.72M，设置所有的子模块的最高输入数据是30.72M，而FPGA的工作时钟是245.76M，也就是说FPGA的速率比数据快8倍，相对应的15.36M是16倍，7.68M是32倍.
方法实施例一：如图3所示，本实施例中的输入信号基带带宽10M，基带速率为15.36M。
首先设置本实施例依次链接的成型滤波模块、插值滤波模块、削峰模块以及另一插值滤波模块的速率为30.72M，当FPGA成功加载后，上层就会对FPGA配置输入基带信号的带宽，FPGA根据这个输入带宽的参数就可以得到第一级的输入有效信号。这个输入有效信号被送到成形滤波器模块作为这个模块的输入有效信号，这个输入有效信号标志着本级模块需要的信号到来，成型滤波器的只会在输入有效信号为高的那一个时钟周期，把对应的基带信号读入，其他时间的信号不关心。成型滤波内部的输入输出控制逻辑子模块，这个模块包括在滤波器设计内部，负责整个设计中的各种时序，对输入有效信号根据设计控制时序进行一定的延时就可以得到设计过程中所需要的各种时序控制信号，这些控制信号负责控制模块在什么时候做什么样的处理，输出有效信号也是其中的控制信号之一，这个输出信号会随模块的输出数据一起送到下一级，它标志着当前时刻输出的数据是下一级需要的数据，下一级能且只能在这个信号有效的时候读取数据。这里的成型滤波器没有插值，输入有效信号的速率为15.36M，输出有效信号的速率依然为15.36M。
下一级为插值滤波模块，数据和输入有效信号均来自于成型滤波器的输出，另，本级的插值滤波模块不限于一个，可以是多个插值滤波器串联起来，跟成型滤波器的处理一样，插值滤波器能且只能在这个输入信号有效的时候读取上一级送来的数据，由于插值滤波器在滤波之前首先会进行插值处理(这个插值处理会使数据的速率成倍变化)，所以插值滤波器内部的输入输出控制子模块会对上一级的输入有效信号进行倍频处理，倍频的倍数等于滤波器的插值倍数，通过输入有效信号倍频后的信号进行不同的延时得到设计过程中所需要的各种时序控制信号，输出有效信号就是其中之一。本实施例中上一级的信号速率15.36M，输入有效信号的频率也必然是15.36M；如果经过插值滤波模块是2倍插值，那么信号的速率为30.72M，输入由有效信号经过2倍频以后的速率也必然是30.72M，这个信号经过延时以后的各种控制信号的速率也是30.72M，同样输出有效信号的频率也为30.72M。
再下一级的削峰模块，数据和输入有效信号来自插值滤波模块的输出有效，本模块不是中频处理的必须模块，常常是一种辅助功能模块。削峰处理的输出控制子模块也根据输入有效信号，通过一定的延时得到设计中需要的各种控制信号和输出有效信号。
最后一级的插值滤波器，这个滤波器是为了把各种不同的速率匹配到统一的中频速率而需要，根据不同的速率选择不同的插值倍数即可。这个模块主要是由多个插值滤器组成的滤波器组，跟据前一级进行了信号速率不一致经过插值滤波器的级数也会不同，这样就得到不同的插值倍数。这个滤波器模块的对应输入输出速率都是确定的，所以输入输出控制模块对于配置滤波器不是必须的。
进一步的，如果中频最后级的信号速率为统一的速率，则在最后一级增加速率匹配模块，对不同的速率进行不同倍数的插值滤波，保证不管何种基带速率，最终中频输出的速率一致。如果中频最后输出的速率不需一致的话，则可以省略速率匹配模块的处理。
方法实施例二：如图4所示，本实施例中的输入信号的基带带宽5M，基带速率为7.68M。
实施例一设计完成以后，自然可以向下兼容基带带宽为5M的设计，实施例二的具体处理过程，所需要的处理时间和实施例一完全一样，不同的地方只是实施例二种的数据速率比实施例一慢一倍，所以实施例二相对实施例一来说，每2次数据输出有效之间之间的无效数据(图中xxxx表示无效数据)时间更长。和实施例一类似，进一步的，如果中频最后级的信号速率为统一的速率，则在最后一级增加速率匹配模块，对不同的速率进行不同倍数的插值滤波，保证不管何种基带速率，最终中频输出的速率一致。如果中频最后输出的速率不需一致的话，则可以省略速率匹配模块的处理。
Claims (8)
1.一种兼容多速率的数字中频实现装置，由子模块组成，所述子模块包括：成型滤波模块和插值滤波模块，其特征在于：设置各子模块为最高速率，并向下兼容其他速率；各子模块均包括一输入输出控制模块；
所述成型滤波模块的输入输出控制模块，用于根据上层软件配置的基带信号带宽产生时序控制逻辑，并将所述时序控制逻辑作为初始输入有效信号，并向所述插值滤波模块输出输出有效信号；其中，
所述时序控制逻辑为初始的数据输入时序控制逻辑；
所述插值滤波模块的输入输出控制模块，用于读取所述成型滤波模块输出的所述输出有效信号作为本级输入有效信号，并向下一级输出输出有效信号；
其中，所述输入有效信号为持续1个时钟周期的高电平，所述高电平出现的频率与对应的基带信号的速率对应；
所述成型滤波模块在所述输入有效信号为高电平的那一个时钟周期读入基带信号。
2.如权利要求1所述的兼容多速率的数字中频实现装置，其特征在于：
所述子模块还包括速率匹配模块，所述速率匹配模块设置于最后一级，所述速率匹配模块用于对不同的速率进行不同倍数的插值滤波，输出速率一致的中频信号。
3.如权利要求1或2所述的兼容多速率的数字中频实现装置，其特征在于：所述子模块还包括削峰模块；所述削峰模块为所述插值滤波模块的下一级子模块。
4.如权利要求1或2所述的兼容多速率的数字中频实现装置，其特征在于：所述输出有效信号为所述子模块输入输出控制模块对其接收的所述输入有效信号或者输入有效信号的倍频信号移位寄存后得 到，具体为：通过把所述输入有效信号或者输入有效信号的倍频信号延时一定的周期后得到，所述延时的时间长度为本级子模块的处理完成基带信号处理所需要的时间。
5.一种兼容多速率的数字中频实现方法，各子模块将输入基带信号处理为中频信号，所述子模块包括：成型滤波模块和插值滤波模块，其特征在于：设置各子模块为最高速率，并向下兼容其他速率；所述成型滤波模块的输入输出控制模块根据上层软件配置的基带信号带宽产生时序控制逻辑，并将所述时序控制逻辑作为初始输入有效信号，并向所述插值滤波模块输出输出有效信号；其中，所述时序控制逻辑为初始的数据输入时序控制逻辑；
所述插值滤波模块的输入输出控制模块读取所述成型滤波模块输出的所述输出有效信号作为本级输入有效信号，并向下一级输出输出有效信号；
其中，所述输入有效信号为持续1个时钟周期的高电平，所述高电平出现的频率与对应的基带信号的速率对应；
所述成型滤波模块在所述输入有效信号为高电平的那一个时钟周期读入基带信号。
6.如权利要求5所述的兼容多速率的数字中频实现方法，其特征在于：
所述子模块还包括：速率匹配模块，所述速率匹配模块设置于最后一级，所述速率匹配模块对不同的速率进行不同倍数的插值滤波，输出速率一致的中频信号。
7.如权利要求5或6所述的兼容多速率的数字中频实现方法，其特征在于：所述子模块还包括削峰模块；所述削峰模块为所述插值滤波模块的下一级子模块。
8.如权利要求5或6所述的兼容多速率的数字中频实现方法，其特征 在于：所述输出有效信号为所述子模块输入输出控制模块对其接收的所述输入有效信号或者输入有效信号的倍频信号移位寄存后得到，具体为：通过把所述输入有效信号或者输入有效信号的倍频信号延时一定的周期后得到，所述延时的时间长度为本级子模块的处理完成基带信号处理所需要的时间。
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