CN101477303A - 掩模及制造该掩模的方法 - Google Patents

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Abstract

本发明公开一种掩模及制造该掩模的方法。当用E－Beam形成掩模图案时，利用分割工序获得的分割区域的尺寸不能均等地形成。因此，掩模图案的一致性降低。为了形成具有相等尺寸的分割区域，所述方法包括：通过增加辅助图案以分割除了掩模图案以外的区域来执行分割工序，从而获得具有良好一致性的掩模图案并且减少了半导体器件的缺陷。

Description

掩模及制造该掩模的方法
技术领域
本发明整体涉及一种制造半导体器件的方法，更具体地说，涉及这样一种方法：即，通过增加辅助图案以分割除了掩模图案以外的区域来执行分割(fracturing)工序的方法。
背景技术
在诸如DRAM等半导体器件的情况下，需要一种技术来在有限的区域中增加附加晶体管从而提高集成度。因此，已经提出这样一种纵向晶体管：该晶体管用作通常具有4F2面积的高集成度存储单元中所包含的元件。纵向晶体管提供围绕竖直沟道的环绕栅极结构。
为了在面积为4F2的区域中形成环绕栅极，对沟道区域选择性地进行等向性蚀刻而使沟道区域形成为比源极/漏极区域薄，从而获得良好的器件特性。因此，纵向晶体管可以更有效地利用有限的空间。纵向晶体管已经作为在优选地制造较小晶体管的各种应用(诸如DRAM等)中使用的晶体管而备受关注。
因为即使在较小的器件面积中也可以维持预定沟道长度，因此纵向晶体管是改善短沟道效应的有效装置。具体地说，环绕栅极可以使栅极的可控性最大，从而改善短沟道效应并且提供良好的操作电流特性，这是因为电流流动区域较宽的缘故。因此，为了提高集成度，纵向晶体管需要较薄且较长的结构。
在临界尺寸(CD)小于50nm的存储单元中，纵向晶体管的柱的CD的宽度较小，因此难以制造对柱的CD进行限定的掩模。
图1是示出常规掩模的俯视图。
参照图1，在包括透明基板15的掩模10上形成柱图案20。在透明基板15上形成铬层之后，通过利用电子束(E-Beam)照射铬层的除了柱图案期望(pillar-pattern-expected)区域以外的区域而移除铬层的一部分，从而获得柱图案20。该工序被称为分割工序。然而，由于半导体器件具有高集成度，导致柱图案20的CD一致性显著地降低。
图2是示出制造掩模的常规方法的俯视图。
参照图2，按照分割工序的顺序对分割区域进行编号。分割区域“1”、分割区域“2”、分割区域“3”和分割区域“4”都具有不同的形状，这使得各个分割区域的E-Beam照射程度不同。因此，柱图案20的一致性降低。
具体地说，E-Beam对铬图案元件A的分割区域“2”的左侧和右侧照射一次。然而，E-Beam对铬图案元件B的分割区域“2”的左侧和右侧分别照射两次。因此，铬图案元件A与铬图案元件B的周围分割区域的光刻次数不同。
因此，分割区域的尺寸差异产生图案的不一致性。
图3和图4是示出使用常规掩模形成的半导体器件的缺陷的显微图。
参照图3和图4，利用如图2所示的一致性较差的掩模而形成的光阻图案表现出在多处产生缺陷，即，光阻图案之间的桥接(bridge)现象。
图5是示出利用常规掩模形成的半导体器件的CD不一致性的模拟图。
参照图5，该模拟图示出就在掩模上形成的柱图案的各CD而言颜色是有差异的。柱图案的CD根据露出的区域而改变。
图6是常规掩模的CD不一致性的视图。
参照图6，该视图示出图5的模拟结果，并且根据在掩模上形成的柱图案20的位置来比较柱图案20的CD的变化。
如上所述，当在形成用于制造半导体器件的掩模的过程中对分割工序的分割区域进行有差别地限定时，限定半导体器件的掩模图案的一致性会降低。因此，在利用具有不一致性的掩模制造半导体器件时，会产生有缺陷的图案，从而降低半导体器件的良品率和可靠性。
发明内容
本发明涉及一种掩模及制造该掩模的方法。当利用E-Beam形成掩模图案时，由分割工序获得的分割区域的尺寸不能均等地形成。因此，掩模图案的一致性降低。为了使分割区域形成为具有相等的尺寸，所述方法包括：通过增加辅助图案以分割除了掩模图案以外的区域来执行分割工序，从而获得具有良好一致性的掩模图案并减少半导体器件的缺陷。
根据本发明的一个实施例，一种制造掩模的方法包括：在基底层上形成掩模层；通过用电子束照射所述掩模层以移除所述掩模层的位于掩模图案各个元件周围的区域，来对所述掩模层进行图案化以形成掩模图案和辅助图案；以及移除所述辅助图案。
优选的是，被移除的区域包括两类分割区域，每类分割区域具有矩形形状。
优选的是，一类分割区域限定为沿着X轴方向位于所述掩模图案的相邻元件之间并且沿着Y轴方向位于所述辅助图案的相邻元件之间的区域，而另一类分割区域限定为沿着X轴方向位于所述辅助图案的相邻元件之间并且沿着Y轴方向位于所述掩模图案的相邻元件之间的区域。
优选的是，所述掩模层由铬制成。
优选的是，所述基底层是透明基板。
优选的是，所述辅助图案的临界尺寸是1nm或更大，所述辅助图案的临界尺寸小于最小CD的1/2。
优选的是，所述掩模图案限定纵向晶体管的柱的位置。
根据本发明的另一个实施例，一种制造掩模的方法包括：在基底层上形成掩模层；通过用电子束照射所述掩模层以移除所述掩模层的位于掩模图案各个元件周围的区域，来将所述掩模层图案化以形成所述掩模图案和辅助图案，其中，对每个区域照射的次数相同；以及移除所述辅助图案。
根据本发明的一个实施例，一种掩模是利用上述制造掩模的方法来制造的。
根据本发明的另一个实施例，一种掩模包括：基底层上的图案化的掩模层，所述图案化的掩模层具有主掩模图案元件以及设置在四个主掩模图案元件之间的中心处的辅助掩模图案元件。
附图说明
图1是示出常规掩模的俯视图。
图2是示出制造掩模的常规方法的俯视图。
图3和图4是示出利用常规掩模形成的半导体器件的缺陷的显微图。
图5是示出利用常规掩模形成的半导体器件的CD不一致性的模拟图。
图6是示出常规掩模的CD不一致性的视图。
图7是示出根据本发明实施例的掩模的俯视图。
图8是示出制造根据本发明实施例的掩模的方法的俯视图。
具体实施方式
下面将参照附图详细描述本发明。
根据本发明的一个实施例，制造掩模100的方法可以通过控制用于形成掩模图案120的分割工序来改善掩模图案120的CD一致性。掩模图案120可以是例如，铬图案。
图7是示出根据本发明实施例的掩模100的俯视图。
参照图7，在基底层110上形成对纵向晶体管的柱的位置进行限定的掩模图案期望区域(未示出)，基底层110是掩模100的基体。基底层110可以是例如，透明基板。
在四个掩模图案期望区域的中心形成辅助图案130元件。辅助图案130的临界尺寸(CD)小于掩模图案的最小CD的1/2。掩模图案的最小CD可以是例如，1nm或更大。
当在掩模图案期望区域之间形成辅助图案130时，分割区域的尺寸可以形成为彼此大致相同，从而改善了掩模图案期望区域的一致性。
图8是示出制造根据本发明实施例的掩模100的方法的俯视图。
参照图7和图8，在基底层110上限定用于执行分割工序的掩模图案期望区域，以形成掩模100的掩模图案120。通过分割工序形成掩模图案120。
在基底层110上形成掩模层(未示出)之后，将掩模层图案化以形成掩模图案120和辅助图案130。例如，可以通过利用E-Beam照射掩模层的分割区域而移除分割区域来将掩模层图案化。如图8所示，可以将E-Beam依次地照射到分割区域“1”和分割区域“2”中以移除分割区域。分割区域“1”限定为如下区域：即，沿着Y轴方向位于相邻掩模图案120元件之间并且沿着X轴方向位于相邻辅助图案130元件之间的区域。分割区域“2”限定为如下区域：即，沿着Y轴方向位于相邻辅助图案130元件之间并且沿着X轴方向位于相邻掩模图案120元件之间的区域。辅助图案130限定为使得分割区域“1”的形状可以形成为是相同的并且使得分割区域“2”的形状可以形成为是相同的。在该实施例中，可以在移除分割区域之后移除辅助图案130。
具体地说，E-Beam对掩模图案120的元件A和B的分割区域“2”的左侧和右侧照射一次。因此，掩模图案120的元件A和B的周围分割区域的光刻次数相同，从而防止由分割区域的尺寸差异产生图案的不一致性。
如上所述，在制造限定半导体器件的掩模时，利用E-Beam在掩模上进行图案化而形成掩模图案120。在对除了掩模图案120以外的区域执行分割工序的过程中，当分割区域的尺寸不一致时，掩模图案120的一致性降低。为了保持分割区域的尺寸一致，增加辅助图案130来均等地分割除掩模图案120以外的区域。因此，可以获得具有良好一致性的掩模图案120，并且可以利用掩模100制造半导体器件，从而防止产生缺陷并且改善半导体器件的良品率和可靠性。
本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。除非另外指明，否则在说明书的全文中，方法和组合物描述为包括多个步骤或多种材料之处可以理解为该方法和组合物还可以主要包括或包括所述步骤或材料的任意组合。本发明并不限于本文所述的沉积、蚀刻、抛光和图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。举例来说，本发明可以用于动态随机存取存储(DRAM)器件或非易失性存储器件。对本发明内容所作的其它增加、删减或修改是显而易见的并且落入所附权利要求书的范围内。
本申请要求2007年12月31日提交的韩国专利申请No.10-2007-0141513的优先权，该韩国专利申请的全部内容通过引用并入本文。

Claims (14)

1.一种制造掩模的方法，所述方法包括：
在基底层上形成掩模层；
通过用电子束照射所述掩模层以移除所述掩模层的位于掩模图案各个元件周围的区域，来对所述掩模层进行图案化以形成掩模图案和辅助图案；以及
移除所述辅助图案。
2.根据权利要求1所述的方法，包括：
通过将电子束照射到两类分割区域上而使所述掩模层图案化，每类所述分割区域均具有矩形形状。
3.根据权利要求2所述的方法，其中，
将一类分割区域限定为如下区域：即，沿着X轴方向位于所述掩模图案的相邻元件之间并且沿着Y轴方向位于所述辅助图案的相邻元件之间的区域；而将另一类分割区域限定为如下区域：即，沿着X轴方向位于所述辅助图案的相邻元件之间并且沿着Y轴方向位于所述掩模图案的相邻元件之间的区域。
4.根据权利要求1所述的方法，包括：
由铬形成所述掩模层。
5.根据权利要求1所述的方法，其中，
所述基底层是透明基板。
6.根据权利要求1所述的方法，包括：
将所述掩模层图案化以形成所述辅助图案，所述辅助图案具有约1nm或更大的临界尺寸，并且所述辅助图案的临界尺寸小于所述掩模图案的最小临界尺寸的1/2。
7.根据权利要求1所述的方法，其中，
所述掩模图案限定纵向晶体管的柱的位置。
8.一种利用根据权利要求1所述的制造掩模的方法制造的掩模。
9.一种制造掩模的方法，所述方法包括：
在基底层上形成掩模层；
通过用电子束照射所述掩模层以移除所述掩模层的位于掩模图案各个元件周围的区域，来对所述掩模层进行图案化以形成掩模图案和辅助图案，其中，对所述区域照射的次数相同；以及
移除所述辅助图案。
10.一种掩模，包括：
基底层上的图案化的掩模层，所述图案化的掩模层包括主掩模图案元件以及设置在四个主掩模图案元件之间的中心处的辅助掩模图案元件。
11.根据权利要求10所述的掩模，其中，
所述基底层包括透明基板。
12.根据权利要求10所述的掩模，其中，
所述图案化的掩模层包括铬。
13.根据权利要求10所述的掩模，其中，
所述辅助掩模图案元件具有约1nm或更大的临界尺寸，并且所述辅助掩模图案元件的临界尺寸小于所述主掩模图案元件的最小临界尺寸的1/2。
14.根据权利要求10所述的掩模，其中，
所述主掩模图案元件限定纵向晶体管的柱的位置。
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