CN101459423B - 含有输出预置电路的低功耗输出驱动器电路及其控制方法 - Google Patents

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Abstract

本发明公开了一种含有输出预置电路的低功耗输出驱动器电路及其控制方法。该输出预置电路包含一栓锁，产生一栓锁输出信号，以及一上拉电路，接收一预置致能信号以及该栓锁输出信号，其中当该预置致能信号在一低电平及该栓锁输出信号在一高电平时，该上拉电路使该输出驱动电路的一输出电压，自一接地电平增加至一第一电平。

Description

含有输出预置电路的低功耗输出驱动器电路及其控制方法
技术领域
本发明涉及一种诸如输出缓冲器电路的输出驱动器电路，尤其涉及一种具较低功率消耗的含有输出预置电路的输出驱动器电路及其控制方法。
背景技术
如今在一集成电路中使用诸如一具有输出预置电路的输出缓冲器电路之类的输出驱动器电路以驱动一输出数据是极为普遍的。例如，请参看图1，其显示一如Ishibashi等在美国专利第4,992,677号中所揭露的，用于一输出缓冲器电路的输出预置电路的电路示意图。在图1中，该输出预置电路包含两个参考电压(VH与VL)，两个差分放大器(OP1与OP2)，两个N型金属氧化物半导体(NMOS:M1与M2)以及一电容C(一输出负载)，且每一该VH、VL、M2及C的一端均接地。VH、VL、OP1与OP2用于检测C的一电压的输出电平，且M1与M2用于预置该C的电压至VH或VL。当C的电压高于VH时，M2开启而M1关断以下拉C的电压至VH，当C的电压低于VL时，M1开启而M2关断以上拉C的电压至VL。
虽然如图1所示的该输出预置电路具有较高的读出速率与较低的噪声，但其主要缺点为该两个差分放大器OP1与OP2的内部架构相对较复杂，故造成较高的功率消耗，且其也需额外产生该两个参考电压VH与VL。
面对今日能源危机与全球暖化现象的挑战，以及配合在集成电路中具有高密度的电子元件与低功率消耗的趋势，本发明的目的在于提供一具有高读出速率、低切换噪声以及低功率消耗的输出预置电路。
职是之故，发明人鉴于现有技术存在的上述缺点，终能提出本案的「具低功率消耗的含有输出预置电路的输出驱动器电路及其控制方法」。
发明内容
本发明的一个主要目的在于提供一种具有高读出速率、低切换噪声以及低功率消耗的含有输出预置电路的输出驱动器电路。
本发明的另一个主要目的在于提供一种用于一输出缓冲器的输出预置电路，该电路包含：一栓锁，具有一第一输入端，一第二输入端与一输出端，其中该第一输入端接收一电力开启复位信号，该第二输入端接收该输出缓冲器的一电压，该输出端产生一栓锁输出信号；一输出预置装置，包含一上拉电路，接收一预置致能信号以及该栓锁输出信号，其中当该预置致能信号激活及该栓锁输出信号在一高电平时，该上拉电路使该输出缓冲器的该电压，自一接地电平增加至一第一电平；以及一下拉电路，接收该预置致能信号以及该栓锁输出信号，其中当该预置致能信号激活及该栓锁输出信号在一低电平时，该下拉电路使该输出缓冲器的该电压，自一电源电压电平减低至一第二电平。
根据上述构想，该输出缓冲器进一步包括一输出负载与一输出驱动器，该栓锁进一步包括一第三输入端，接收一内部输出致能信号，该输出负载具有一第一端与一接地的第二端。
根据上述构想，该上拉电路包括：一第一反相器，其具有一输入端与一输出端，该输入端接收该预置致能信号；一与非门，具有一第一输入端、一第二输入端与一输出端，该第一输入端耦合于该第一反相器的该输出端，该第二输入端接收该栓锁输出信号；一第二反相器，具有一输入端及一输出端，该输入端耦合于该与非门的该输出端；以及一第一开关，具有一第一端、一第二端及一控制端，该第一端接收一电源电压，该第二端耦合于该输出负载的该第一端，且该控制端耦合于该第二反相器的该输出端。
根据上述构想，该下拉电路包括：一或非门，具有一第一输入端、一第二输入端及一输出端，该第一输入端接收该预置致能信号，且该第二输入端接收该栓锁输出信号；一第三反相器，具有一输入端与一输出端，且该输入端耦合于该或非门的该输出端；以及一第二开关，具有一第一端、一第二端与一控制端，该第一端耦合该输出负载的该第一端，该第二端接地，且该控制端耦合于该第三反相器的该输出端。
根据上述构想，该第一开关是一N型金属氧化物半导体，该第二开关是一P型金属氧化物半导体，该N型金属氧化物半导体当该预置致能信号激活，且该栓锁输出信号在该高电平时导通，该P型金属氧化物半导体当该预置致能信号激活与该栓锁输出信号在该低电平时导通，该第一电平等于该电源电压与该N型金属氧化物半导体阈值电压之差，该第二电平等于该P型金属氧化物半导体的阈值电压。
根据上述构想，当该输出致能信号不激活、该拴锁输出信号在该高电平，且该内部输出致能信号激活时，该输出驱动器致使该输出缓冲器的该电压自该第一电平增加至该电源电压电平；当该输出致能信号不激活、该拴锁输出信号在该低电平，且该内部输出致能信号激活时，该输出驱动器致使该输出缓冲器的该跨压自该第二电平减低至一接地电平。
根据上述构想，当该输出负载的该电压达到该电源电压电平，且该内部输出致能信号激活时，位于该高电平的该栓锁输出信号被切换至该低电平，且当该输出负载的该电压达到该接地电平，且该内部输出致能信号激活时，位于该低电平的该栓锁输出信号被切换至该高电平。
根据上述构想，该输出驱动器透过该输出负载输出一数据，且当一外部输出致能信号降低时，该预置致能信号自不激活移至激活，其维持在该激活至一预定的期间，且在该期间之后回复至不激活，以预置该输出负载的该电压。
根据上述构想，该输出缓冲器进一步包括一输出负载，该栓锁进一步包括一第三输入端，接收一内部输出致能信号，该输出负载具有一第一端与一接地的第二端。
根据上述构想，该上拉电路包括：一与门，其具有一致能端、一输入端与一输出端，该致能端接收该预置致能信号，且该输入端接收该栓锁输出信号；一第一开关，具有一第一端、一第二端及一控制端，该第一端接收一电源电压，该第二端耦合于该输出负载的该第一端，且该控制端耦合于该与门的该输出端。
根据上述构想，该下拉电路包括：一或门，具有一第一输入端、一第二输入端及一输出端，该第一输入端接收该预置致能信号，且该第二输入端接收该栓锁输出信号；一第二开关，具有一第一端、一第二端与一控制端，该第一端耦合该输出负载的该第一端，该第二端接地，且该控制端耦合于该或门的该输出端。
根据上述构想，该输出缓冲器进一步包括一输出驱动器，当该预置致能信号不激活、该栓锁输出信号在该高电平，且该内部输出致能信号激活时，该输出驱动器致使该输出负载的该电压自该第一电平增加至该电源电压电平，且当该预置致能信号不激活、该栓锁输出信号在该低电平，且该内部输出致能信号激活时，该输出驱动器致使该输出负载的该电压自该第二电平减低至一接地电平。
本发明的另一个主要目的在于提供一种用于输出驱动器电路的控制方法，其中该输出驱动器电路包括一输出负载与一具有一栓锁的输出预置电路，且该栓锁产生一输出信号，该方法包含以下步骤：a、激活一预置致能信号以复位该输出负载的一电压，使其自一接地电平增加至一第一电平与自一电源电压电平减低至一第二电平两者其中之一；b、当栓锁输出信号在一高电平时，增加该负载的该电压至该高电平；以及c、当栓锁输出信号在一低电平时，减低该负载的该电压至该低电平。
根据上述构想，该控制方法进一步包括一步骤：d、产生一第一状态与一第二状态两者其中之一，该第一状态是当该预置致能信号不激活、该栓锁输出信号在一高电平，且该栓锁所接收的一内部输出致能信号激活时，该输出负载的该电压自该第一电平增加至该电源电压电平，该第二状态是当该预置致能信号不激活、该栓锁输出信号在一低电平，且该内部输出致能信号激活时，该输出负载的该电压自该第二电平减低至一接地电平。
根据上述构想，该步骤d进一步包括以下步骤：d1、当该输出负载的该电压达到该电源电压电平，且该内部输出致能信号激活时，切换该栓锁输出信号自该高电平至该低电平；以及d2、当该输出负载的该电压达到该接地电平，且该内部输出致能信号激活时，切换该栓锁输出信号自该低电平至该高电平。
根据上述构想，该输出预置电路进一步包括一输出预置装置，其具一上拉电路与一下拉电路，且该步骤a进一步包括下列之步骤：a1、当一外部输出致能信号降低时，切换该预置致能信号自不激活至激活，其维持在激活至一预定的期间，且在该期间之后回复至不激活，以预置该输出负载的该电压；a2、当该栓锁输出信号在该高电平时，导通该第一开关且关断该第二开关，致使该输出负载的该电压自该接地电平增加至该第一电平；以及a3、当该栓锁输出信号在该低电平时，关断该第一开关且导通该第二开关，致使该输出负载的该电压自该电源电压电平减低至该第二电平。
根据上述构想，该第一开关是一N型金属氧化物半导体，该第二开关是一P型金属氧化物半导体，该第一电平等于该电源电压与该N型金属氧化物半导体阈值电压之差，该第二电平等于该P型金属氧化物半导体的阈值电压。
为了让本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，进一步详细说明。
附图说明
图1是显示一现有的用于输出负载电路的输出预置电路的电路示意图；
图2是显示一依据本发明构想的输出驱动器电路的方块图；
图3(a)是显示一依据本发明构想的第一较佳实施例中，用于输出驱动电路的输出预置装置、输出驱动器及输出负载的电路示意图；
图3(b)是显示一依据本发明构想的第二较佳实施例中，用于输出驱动电路的输出预置装置、输出驱动器及输出负载的电路示意图；
图4(a)是显示一依据本发明构想的第一与第二较佳实施例中的该电力开启复位信号、该栓锁输出信号、该内部输出致能信号、该外部输出致能信号、该预置致能信号、该输出负载的该电压及流经Vdd的电流等各自对应于时间的波形图；以及
图4(b)是显示一依据本发明构想的第一与第二较佳实施例中的该栓锁输出信号、内部输出致能信号、该外部输出致能信号、该预置致能信号、该输出负载的该电压及流经GND的电流等各自对应于时间的波形图。
具体实施方式
请参看图2，是显示一依据本发明构想的输出驱动器电路的方块图。本发明所提出的输出驱动器电路包括一输出预置电路、一输出驱动器、以及一输出负载。该输出预置电路包括一栓锁，其接收一输出负载的一电压，DPAD，及产生一上拉信号与一下拉信号，以及一输出预置装置，当其位于一「预置开始」阶段时，是处在一第一状态与一第二至状态两者其中之一，该第一状态为其接收一上拉信号及将该输出缓冲器的该电压DPAD，自一接地电平(例如，GND(0))上拉至一第一电平(例如，该电源电压电平与该N型金属氧化物半导体阈值电压之差，Vdd-VTN)，该第二状态为其接收一下拉信号及将该输出负载的该电压DPAD，自一电源电压电平(例如，Vdd)下拉至一第二电平(例如，VTP，其中VTP是P型金属氧化物半导体的一阈值电压)。当其位于一「输出开始」阶段时，该输出驱动器，是利用于将该输出负载的电压，从该第一电平上拉至该电源电压电平，或从该第二电平下拉至该接地电平。在所提出的输出驱动器电路的各元件中，该栓锁可以是任何类型的栓锁，例如，一D型栓锁或一D型正反器，该输出驱动器可以是任何类型的输出驱动器，例如，一输出缓冲器，且该输出负载可以是任何类型的输出负载，例如，一电容器。
参阅图3(a)，是显示一依据本发明构想的第一较佳实施例中，用于一输出驱动器电路的输出预置装置、输出驱动器及输出负载的电路示意图。该依据本发明构想的第一较佳实施例所提出的输出驱动器电路，包括一输出预置电路、一输出驱动器以及一输出负载。在其中，该输出驱动器是耦合于该输出负载，且该输出预置电路包括一栓锁以及一输出预置装置。
该栓锁具有一第一输入端，一第二输入端、一第三输入端与一输出端，其中该第一输入端用于接收一电力开启复位信号POR，该第二输入端用于接收该输出负载的一电压DPAD，该第三输入端用于接收一内部输出致能信号HIZB，该输出端产生一栓锁输出信号DQB。该栓锁输出信号DQB透过设定在一高电平的该电力开启复位信号POR被初始化至一高电平。
该输出负载是一第一电容器C1，且具有一第一端与一第二端，该第二端耦接于一地GND。该输出预置装置包含一上拉电路，该上拉电路包括：一第一反相器IV1，具有一输入端，接收一预置致能信号OEOBTRIB以及一输出端；一与非门ND1，具有一第一输入端耦合于该第一反相器IV1的该输出端；一第二输入端，接收该栓锁输出信号DQB以及一输出端；一第二反相器IV2，具有一输入端耦合于该与非门ND1的该输出端，与一输出端；以及一第一开关M1(一N型金属氧化物半导体)，具有一第一端接收该电源电压Vdd，一第二端耦合于该输出负载C1的该第一端，以及一控制端耦合于该第二反相器IV2的输出端；以及一下拉电路，该下拉电路包括：一或非门NR1，具有一第一端接收该预置致能信号OEOBTRIB；一第二端，接收该栓锁输出信号DQB，以及一输出端；一第三反相器IV3，具有一输入端耦合于该或非门NR1的输出端，与一输出端；以及一第二开关M2，具有一第一端耦合于该输出负载C1的该第一端，一第二端耦合于该接地GND，以及一控制端耦合于该第三反相器IV3的输出端。该上拉与该下拉信号如图2所示，且各该信号包括该预置致能信号OEOBTRIB以及该栓锁输出信号DQB。
在图3(a)中，当该预置致能信号OEOBTRIB在一低电平及该栓锁输出信号DQB在一高电平时，该上拉电路使该输出负载的该电压DPAD自一接地电平(GND(0))增加至该第一电平(例如，该电源电压电平与该N型金属氧化物半导体阈值电压之差：Vdd-VTN)，当该预置致能信号OEOBTRIB及该栓锁输出信号DQB均在一低电平时，该下拉电路使该输出负载的该电压DPAD，自一电源电压电平Vdd减低至一第二电平(例如，VTP，其中VTP是P型金属氧化物半导体的一阈值电压)。此外当该预置致能信号OEOBTRIB在一高电平、该栓锁输出信号DQB在该高电平，且该内部输出致能信号HIZB在一高电平时，该输出驱动器致使该输出负载的该电压DPAD自该第一电平Vdd-VTN增加至该电源电压电平Vdd；当该预置致能信号OEOBTRIB不激活、该栓锁输出信号DQB在该低电平，且该内部输出致能信号HIZB在该高电平时，该输出驱动器致使该输出负载的该电压DPAD自该第二电平VTP减低至一接地电平GND(0)。此外，当该输出负载的该电压DPAD达到该电源电压电平Vdd，且该内部输出致能信号HIZB在该高电平时，该栓锁输出信号DQB自该高电平切换至该低电平，且当该输出负载的该电压DPAD达到该接地电平GND(0)，且该内部输出致能信号HIZB在该高电平时，该栓锁输出信号DQB自该低电平切换至该高电平。该电力开启复位信号与该预置致能信号可以依据设计者的定义而为低电平激活或高电平激活。在本较佳实施例中，该预置致能信号OEOBTRIB在低电压电平激活，而在高电压电平不激活。
请参看图3(b)，是显示一依据本发明构想的第二较佳实施例中，用于输出驱动电路的输出预置装置、输出驱动器及输出负载的电路示意图。其中该与门AND1，其具一致能端、一输入端与一输出端是如该图3(a)所示该与非门ND1，该第一反相器IV1以及该第二反相器IV2的一等效电路，该或门OR1，其具一第一输入端、一第二输入端与一输出端是如该图3(a)所示该或非门NR1与该第三反相器IV3的一等效电路，且图3(b)其余部分与图3(a)的其余部分相同。另，如图3(a)与图3(b)所示的输出预置电路的运作原理与如图3(a)与图3(a)所示的输出预置电路的运作原理相同。
参考图4(a)，是显示一依据本发明构想的第一与第二较佳实施例中的该电力开启复位信号，POR，该栓锁输出信号，DQB，内部输出致能信号，HIZB，该外部输出致能信号，OEB，该预置致能信号，OEOBTRIB，该输出负载的该电压，DPAD，及流经Vdd的电流，IVDD，等各自对应于时间的波形图。其中，该栓锁输出信号，DQB，透过设定在一高电平的该电力开启复位信号，POR，被初始化至一高电平。当该输出负载的该电压DPAD达到该电源电压电平Vdd，且该内部输出致能信号，HIZB，激活时，该栓锁输出信号，DQB，自该高电平切换至该低电平，且当该输出负载的该电压，DPAD，达到该接地电平，GND(0)，且该内部输出致能信号，HIZB，激活时，该栓锁输出信号DQB自该低电平切换至该高电平。当该「输出开始阶段」开始时，该内部输出致能信号，HIZB，自不激活切换至激活，当该「输出开始阶段」结束时，该内部输出致能信号，HIZB，自激活切换至不激活，当一外部输出致能信号OEB降低时，该预置致能信号OEOBTRIB自不激活移至激活，其维持在该低电平至一预定的期间(例如，20ns)，且在该期间之后回复至该高电平，以预置该输出负载的该电压DPAD。该DPAD的曲线显示，该输出负载的该电压在该「预置开始」阶段，首先透过该输出预置装置自一接地电平(GND(0))上拉至该第一电平(例如，该Vdd与N型金属氧化物半导体阈值电压之差：Vdd-VTN)，其次在该「输出开始」阶段藉由该输出驱动器从该第一电平上拉至该电源电压电平，Vdd。其中该「预置开始」阶段，维持一预定的期间(例如，在本案例中是20ns)，该VTN是近似于0.7v，以及该Vdd等于3v。IVDD是流经N型金属氧化物半导体M1(具一阈值电压：VTN)及输出负载的电流，且该IVDD曲线显示两个链波。
在图4(b)中，是显示一依据本发明构想的第一与第二较佳实施例中的该栓锁输出信号DQB、内部输出致能信号HIZB、该外部输出致能信号OEB、该预置致能信号OEOBTRIB、该输出负载的该电压DPAD及流经GND的电流IGND等各自对应于时间的波形图。该DPAD的曲线显示，首先该输出负载的该电压透过该输出预置电路被从Vdd下拉至该第二电平亦即VTP(P型金属氧化物半导体的阈值电压)，其次藉由该输出驱动器从该第二电平下拉至该接地电平，GND(0)。IGND是流经输出负载及P型金属氧化物半导体M2(具P型金属氧化物半导体的该阈值电压：VTP)的电流，且该IGND曲线亦显示两个链波。
由上述的说明可知，本发明在于提供一种具有高读出速率、低切换噪声以及低功率消耗的含输出预置电路的输出驱动器电路。
是以，纵使本案已由上述的实施例所详细叙述而可由熟悉本技艺之人士任施匠思而为诸般修饰，然皆不脱如权利要求书所要求保护的范围。

Claims (17)

1.一种用于输出缓冲器的输出预置电路，其特征在于，该电路包含：
一栓锁，具有一第一输入端，一第二输入端与一输出端，其中该第一输入端接收一电力开启复位信号，该第二输入端接收该输出缓冲器的一电压，该输出端输出一栓锁输出信号；
一输出预置装置，包含：
一上拉电路，接收一预置致能信号以及一栓锁输出信号，其中当该预置致能信号激活及该栓锁输出信号在一高电平时，该上拉电路使该输出缓冲器的该电压自一接地电平增加至一第一电平；以及
一下拉电路，接收该预置致能信号以及该栓锁输出信号，其中当该预置致能信号激活及该栓锁输出信号在一低电平时，该下拉电路使该输出缓冲器的该电压自一电源电压电平减低至一第二电平。
2.根据权利要求1所述的输出预置电路，其特征在于，该输出缓冲器进一步包括一输出负载与一输出驱动器，该输出缓冲器的该电压是该输出负载的一电压，该栓锁进一步包括一第三输入端，接收一内部输出致能信号，该输出负载具有一第一端与一接地的第二端。
3.根据权利要求2所述的输出预置电路，其特征在于，该上拉电路包括：
一第一反相器，其具有一输入端与一输出端，该输入端接收该预置致能信号；
一与非门，具有一第一输入端、一第二输入端与一输出端，该第一输入端耦合于该第一反相器的该输出端，该第二输入端接收该栓锁输出信号；
一第二反相器，具有一输入端及一输出端，该输入端耦合于该与非门的该输出端；以及
一第一开关，具有一第一端、一第二端及一控制端，该第一端接收一电源电压，该第二端耦合于该输出负载的该第一端，且该控制端耦合于该第二反相器的该输出端。
4.根据权利要求3所述的输出预置电路，其特征在于，该下拉电路包括：
一或非门，具有一第一输入端、一第二输入端及一输出端，该第一输入端接收该预置致能信号，且该第二输入端接收该栓锁输出信号；
一第三反相器，具有一输入端与一输出端，且该输入端耦合于该或非门的该输出端；以及
一第二开关，具有一第一端、一第二端与一控制端，该第一端耦合该输出负载的该第一端，该第二端接地，且该控制端耦合于该第三反相器的该输出端。
5.根据权利要求4所述的输出预置电路，其特征在于，该第一开关是一N型金属氧化物半导体，该第二开关是一P型金属氧化物半导体，该N型金属氧化物半导体当该预置致能信号在该高电平，且该栓锁输出信号在该高电平时导通，该P型金属氧化物半导体当该预置致能信号在该低电平，且该栓锁输出信号在该低电平时导通，该第一电平等于该电源电压与该N型金属氧化物半导体阈值电压之差，该第二电平等于该P型金属氧化物半导体的阈值电压。
6.根据权利要求2所述的输出预置电路，其特征在于，当该预置致能信号不激活、该栓锁输出信号在该高电平，且该内部输出致能信号激活时，该输出驱动器致使该输出负载的该电压自该第一电平增加至该电源电压电平；当该预置致能信号不激活、该栓锁输出信号在该低电平，且该内部输出致能信号激活时，该输出驱动器致使该输出负载的该电压自该第二电平减低至一接地电平。
7.根据权利要求6所述的输出预置电路，其特征在于，当该输出负载的该电压达到该电源电压电平，且该内部输出致能信号激活时，该栓锁输出信号自该高电平切换至该低电平，且当该输出负载的该电压达到该接地电平，且该内部输出致能信号激活时，该栓锁输出信号自该低电平切换至该高电平。
8.根据权利要求6所述的输出预置电路，其特征在于，该输出驱动器透过该输出负载输出一数据，且当一外部输出致能信号降低时，该预置致能信号自不激活移至激活，其维持在激活至一预定的期间，且在该期间之后回复至不激活，以预置该输出负载的该电压。
9.根据权利要求1所述的输出预置电路，其特征在于，该输出缓冲器进一步包括一输出负载，该栓锁进一步包括一第三输入端，接收一内部输出致能信号，该输出负载具有一第一端与一接地的第二端。
10.根据权利要求9所述的输出预置电路，其特征在于，该上拉电路包括：
一与门，其具有一致能端、一输入端与一输出端，该致能端接收该预置致能信号，且该输入端接收该栓锁输出信号；
一第一开关，具有一第一端、一第二端及一控制端，该第一端接收一电源电压，该第二端耦合于该输出负载的该第一端，且该控制端耦合于该与门的该输出端。
11.根据权利要求10所述的输出预置电路，其特征在于，该下拉电路包括：
一或门，具有一第一输入端、一第二输入端及一输出端，该第一输入端接收该预置致能信号，且该第二输入端接收该栓锁输出信号；
一第二开关，具有一第一端、一第二端与一控制端，该第一端耦合该输出负载的该第一端，该第二端接地，且该控制端耦合于该或门的该输出端。
12.根据权利要求9所述的输出预置电路，其特征在于，该输出缓冲器进一步包括一输出驱动器，当该预置致能信号不激活、该栓锁输出信号在该高电平，且该内部输出致能信号激活时，该输出驱动器致使该输出负载的该电压自该第一电平增加至该电源电压电平，且当该预置致能信号不激活、该栓锁输出信号在该低电平，且该内部输出致能信号激活时，该输出驱动器致使该输出负载的该电压自该第二电平减低至一接地电平。
13.一种用于输出驱动器电路的控制方法，其特征在于，该输出驱动器电路包括一输出负载与一具有一栓锁的输出预置电路，该方法包含以下步骤：
a、激活一预置致能信号以复位该输出负载的一电压，使其自一接地电平增加至一第一电平与自一电源电压电平减低至一第二电平两者其中之一；
b、当栓锁输出信号在一高电平时，增加该负载的该电压至该高电平；以及
c、当栓锁输出信号在一低电平时，减低该负载的该电压至该低电平。
14.根据权利要求13所述的控制方法，其特征在于，该方法进一步包括一步骤：
d、产生一第一状态与一第二状态两者其中之一，该第一状态是当该预置致能信号不激活、该栓锁输出信号在一高电平，且该栓锁所接收的一内部输出致能信号激活时，该输出负载的该电压自该第一电平增加至该电源电压电平；该第二状态是当该预置致能信号不激活、该栓锁输出信号在一低电平，且该内部输出致能信号激活时，该输出负载的该电压自该第二电平减低至一接地电平。
15.根据权利要求14所述的控制方法，其特征在于，
该方法在步骤d中所述该输出负载的该电压自该第一电平增加至该电源电压电平之后，还包括：当该输出负载的该电压达到该电源电压电平，且该内部输出致能信号激活时，切换该栓锁输出信号自该高电平至该低电平；以及
该方法在步骤d中所述该输出负载的该电压自该第二电平减低至一接地电平之后，还包括：当该输出负载的该电压达到该接地电平，且该内部输出致能信号激活时，切换该栓锁输出信号自该低电平至该高电平。
16.根据权利要求13所述的控制方法，其特征在于，
步骤a中所述激活一预置致能信号以复位该输出负载的一电压，具体包括：当一外部输出致能信号降低时，该预置致能信号自不激活移至激活，其维持在激活至一预定的期间，且在该期间之后回复至不激活，以预置该输出负载的该电压；
步骤a中所述使该输出负载的电压自一接地电平增加至一第一电平与自一电源电压电平减低至一第二电平两者其中之一，具体包括：当该栓锁输出信号在该高电平时，导通该第一开关且关断该第二开关，致使该输出负载的该电压自该接地电平增加至该第一电平；以及当该栓锁输出信号在该低电平时，关断该第一开关且导通该第二开关，致使该输出负载的该电压自该电源电压电平减低至该第二电平。
17.根据权利要求16所述的控制方法，其特征在于，该第一开关是一N型金属氧化物半导体，该第二开关是一P型金属氧化物半导体，该第一电平等于该电源电压与该N型金属氧化物半导体阈值电压之差，该第二电平等于该P型金属氧化物半导体的一阈值电压。
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