CN101459073A - 蚀刻底层抗反射层的方法 - Google Patents
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Abstract
一种蚀刻底层抗反射层的方法，包括下列步骤，执行第一蚀刻步骤来蚀刻底层抗反射层；判断第一蚀刻步骤的蚀刻时间是否达到设定的时间；若第一蚀刻步骤的蚀刻时间达到设定的时间，则执行第二蚀刻步骤直到达到设定的蚀刻停止深度，其中第二蚀刻步骤对底层抗反射层的蚀刻速率慢于第一蚀刻步骤对底层抗反射层的蚀刻速率。所述蚀刻底层抗反射层的方法能够改善现有技术过蚀刻的问题，从而避免对后续工艺造成严重影响。
Description
技术领域
本发明涉及蚀刻底层抗反射层的方法。
背景技术
随着半导体元件集成度提高，半导体元件的线宽越来越小，临界尺寸的控制也越来越重要。在光刻工艺中，由于晶片表面已存在外型的高低落差，因此在光刻胶覆盖于晶片表面时，会随着光刻胶的平坦化特性，造成光刻胶层厚度不一。而当光刻光线在光刻胶中行进时，在晶片表面的反射光与入射光则会形成增益性/损耗性干涉现象，因而产生所谓的摆动效应。上述光刻胶厚度不均与摆动效应，均会造成临界尺寸变化的不良效应。
为了避免摆动效应，一般可以采用旋转涂布底层抗反射层(BARC，BottomAnti-Reflection Coating)而实现。一般的底层抗反射层可采用有机薄膜，因为有机薄膜中的有机成分可以吸收反射光线，以降低线宽的变异。在例如申请号为03131458.9的中国专利申请中还能发现更多与底层抗反射层相关的信息。因此，采用底层抗反射层可以有效地提高光刻的精度。
目前，在形成金属层的后道工艺中，三层(trilayer)结构通常包括底层抗反射层、低温热氧化层以及光阻层。随着器件尺寸的越来越小，底层抗反射层的厚度对于器件尺寸的影响也越来越大，因而对于底层抗反射层的蚀刻控制也变得非常重要。所述对底层抗反射层的蚀刻一般采用等离子蚀刻，若底层抗反射层蚀刻过深甚至将底层抗反射层蚀穿，就会造成等离子体继续蚀刻下方的蚀刻阻挡层，形成蚀刻缺陷，影响后续形成金属层的工艺。现有工艺中，在对底层抗反射层进行蚀刻的时候是通过预先设定好蚀刻停止深度，然后通过探测蚀刻深度来控制蚀刻过程的。当探测到蚀刻深度达到蚀刻停止深度时，探测器就会反馈回来，控制人员在接收到反馈后就会控制设备停止蚀刻。然而，当停止蚀刻后对底层抗反射层的检测中发现，实际的蚀刻深度往往会大于设定好的蚀刻停止深度，这样会导致剩余的底层抗反射层的厚度过薄。
发明内容
本发明提供一种蚀刻底层抗反射层的方法，解决现有技术蚀刻深度大于设定好的蚀刻停止深度，从而对后续工艺造成严重影响的问题。
为解决上述问题，本发明提供一种蚀刻底层抗反射层的方法，包括下列步骤，
执行第一蚀刻步骤来蚀刻底层抗反射层；
判断第一蚀刻步骤的蚀刻时间是否达到设定的时间；
若第一蚀刻步骤的蚀刻时间达到设定的时间，则执行第二蚀刻步骤直到达到设定的蚀刻停止深度，其中第二蚀刻步骤对底层抗反射层的蚀刻速率慢于第一蚀刻步骤对底层抗反射层的蚀刻速率。
可选的，所述第一蚀刻步骤的设定时间根据下述方法获得：
应用第二蚀刻步骤蚀刻试片，获得预估的第二蚀刻步骤在反馈时间内的蚀刻深度；
根据所述蚀刻停止深度和所述预估的第二蚀刻步骤在反馈时间内的蚀刻深度得到第一蚀刻步骤的蚀刻深度；
根据所述第一蚀刻步骤的蚀刻深度和第一蚀刻步骤的蚀刻速率得到第一蚀刻步骤的蚀刻时间作为设定的时间。
可选的，所述第一蚀刻步骤采用氧气和氮气的混合气体的等离子蚀刻，所述氧气的流量为40-45sccm/min，所述氮气的流量为320-360sccm/min；所述第一蚀刻步骤的压力为20-40mT；所述第一蚀刻步骤的时间为22-30s；所述第一蚀刻时采用功率为550-600W、电压频率为13Mz的射频功率源。
可选的，所述第二蚀刻步骤采用氢气和氮气的混合气体的等离子蚀刻，所述氢气的流量为150-200sccm/min，所述氮气的流量为320-360sccm/min；所述第二蚀刻的压力为20-40mT；所述蚀刻时采用功率为800W、电压频率为13Mz的射频功率源，或功率为800W、电压频率为2Mz的射频功率源，或同时采用功率为800W、电压频率为13Mz的射频功率源以及功率为800W、电压频率为2Mz的射频功率源。
与现有技术相比，上述所公开的蚀刻底层抗反射层的方法具有以下优点：上述所公开的蚀刻底层抗反射层的方法，通过将蚀刻过程分为两个蚀刻步骤，首先通过第一蚀刻步骤蚀刻底层抗反射层，并且在蚀刻深度达到设定时间时，转换为蚀刻速率较慢的第二蚀刻步骤继续蚀刻直到达到蚀刻停止深度。此种方法可以改善由于蚀刻速率较快，在蚀刻到达蚀刻停止深度并反馈等待停止蚀刻的反馈期间对底层抗反射层造成的过蚀刻，从而保证剩余的底层抗反射层具有足够的厚度，也避免了对后续工艺造成严重影响。
附图说明
图1是本发明蚀刻底层抗反射层的方法的一种实施方式流程图；
图2至图7是本发明蚀刻底层抗反射层的方法一种实施方式示意图。
具体实施方式
本发明所公开的蚀刻底层抗反射层的方法，通过将蚀刻过程分为两个蚀刻步骤，首先通过第一蚀刻步骤蚀刻底层抗反射层，并且在蚀刻深度达到设定时间时，转换为蚀刻速率较慢的第二蚀刻步骤继续蚀刻直到达到蚀刻停止深度。此种方法可以改善由于蚀刻速率较快，在蚀刻到达蚀刻停止深度并反馈等待停止蚀刻的反馈期间对底层抗反射层造成的过蚀刻，从而保证剩余的底层抗反射层具有足够的厚度，也避免了对后续工艺造成严重影响。
参照图1所示，本发明蚀刻底层抗反射层的方法的一种实施方式包括下列步骤，
步骤s1，提供具有底层抗反射层的半导体结构；
步骤s2，在底层抗反射层上形成低温热氧化层，以及在低温热氧化层上形成光刻胶层；
步骤s3，对所述光刻胶层曝光、显影形成光刻胶图案；
步骤s4，以所述光刻胶层为掩模，蚀刻所述低温热氧化层；
步骤s5，以所述光刻胶层为掩模，执行第一蚀刻步骤来蚀刻所述底层抗反射层；
步骤s6，判断所探测到的第一蚀刻步骤的蚀刻时间是否达到设定时间，若蚀刻时间达到设定时间，则执行步骤s7，若蚀刻深度没有达到设定时间，则继续探测；
步骤s7，执行第二蚀刻步骤直到蚀刻深度达到设定的蚀刻停止深度，并且，第二蚀刻步骤对底层抗反射层的蚀刻速率慢于第一蚀刻步骤对底层抗反射层的蚀刻速率；
步骤s8，去除光刻胶层。
所述第一蚀刻步骤的设定时间根据下述方法获得：
应用第二蚀刻步骤蚀刻试片，获得预估的第二蚀刻步骤在反馈时间内的蚀刻深度；
根据所述蚀刻停止深度和所述预估的第二蚀刻步骤在反馈时间内的蚀刻深度得到第一蚀刻步骤的蚀刻深度；
根据所述第一蚀刻步骤的蚀刻深度和第一蚀刻步骤的蚀刻速率得到第一蚀刻步骤的蚀刻时间作为设定的时间。
所述第一蚀刻步骤采用氧气和氮气的混合气体的等离子蚀刻，所述氧气的流量为40-45sccm/min，所述氮气的流量为320-360sccm/min；所述第一蚀刻步骤的压力为20-40mT；所述蚀刻采用功率为550-600W、电压频率为13Mz的射频功率源；所述第一蚀刻步骤的时间为22-30s。
所述第二蚀刻步骤采用氢气和氮气的混合气体的等离子蚀刻，所述氢气的流量为150-200sccm/min，所述氮气的流量为320-360sccm/min；所述第二蚀刻的压力为20-40mT；所述蚀刻时采用功率为800W、电压频率为13Mz的射频功率源，或功率为800W、电压频率为2Mz的射频功率源，或同时采用功率为800W、电压频率为13Mz的射频功率源以及功率为800W、电压频率为2Mz的射频功率源。
下面通过一个蚀刻底层抗反射层的具体例子来使得上述的说明更加清楚。
结合图1和图2所示，提供具有底层抗反射层30的半导体结构。此处选取用于形成金属层的后道工序中常见的半导体结构为例。所述半导体结构依次包括具有沟槽(图中未标示)的绝缘层10，覆盖除沟槽内壁以外绝缘层的第一材料层20，覆盖第一材料层20并填满绝缘层10沟槽的底层抗反射层30。所述沟槽可以用于在后续工艺中形成同层金属布线，此时所述绝缘层10中的沟槽不会打穿。所述沟槽也可以用于在后续工艺中形成层间的金属连线，此时所述绝缘层10中的沟槽会被打穿，并经过硅通孔工艺和金属沉积工艺最终形成连接层间金属的金属连线。
所述绝缘层10通常为SiOC，所述绝缘层10的厚度根据沟槽的深度以及金属层后道工序的设计要求而定，本例中绝缘层10的厚度为3950埃。所述第一材料层20通常采用正硅酸酯(TEOS)，所述第一材料层20的作用是作为蚀刻底层抗反射层30时的蚀刻阻挡层对下层的绝缘层10提供保护，所述第一材料层20的厚度为1200埃。而所述底层抗反射层30，如前所述，是为了吸收反射光线，降低线宽的变异，以提高光刻精度的。所述底层抗反射层30通常采用旋转涂布的方法形成，所述底层抗反射层30的材料通常为有机薄膜。所述底层抗反射层30覆盖第一材料层的厚度为3600埃。
结合图1和图3所示，在底层抗反射层上30形成低温热氧化层40，以及在低温热氧化层40上形成光刻胶层50。随着现今工艺的关键尺寸(CD，CriticalDimension)越来越小，对于光刻来说，光刻胶层的厚度是越薄越好，而光刻胶层很薄的话，在蚀刻过程中可能就不足以提供掩模保护，因而低温热氧化层40的作用是在光刻胶层50下再增加一层掩模层。所述低温热氧化层40的厚度为1200埃。所述光刻胶层50的厚度为2000埃。
结合图1和图4所示，对所述光刻胶层50曝光、显影形成光刻胶图案。曝光的光源可采用离子束或高压汞灯等，当曝光之后，就能够通过显影剂洗去可溶的光刻胶，从而形成光刻胶图案。所述光刻胶图案对应于最终形成的金属布线沟槽。并且，在目前的金属布线工艺中，由于设计电流越往上层越大，因此为了每一层金属之间的连接可靠性更高，每一层金属的面积也需要上大下小。因而，实际形成的光刻胶图案上的开口的宽度一般都要比绝缘层10上的沟槽的宽度大，以使得最终可用于进行金属沉积的沟槽的形状也是上大下小。
结合图1和图5所示，以所述光刻胶图案为掩模，蚀刻所述低温热氧化层40。蚀刻所述低温热氧化层40可采用等离子蚀刻，例如在温度为25℃、压力为10mT的环境下通入氧气对低温热氧化层40进行蚀刻，所述氧气的流量为200sccm/min，所述蚀刻时采用功率为1200W的射频功率源。通过蚀刻，所述光刻胶开口位置的低温热氧化层40就被去除。
在蚀刻去除光刻胶图案开口位置的低温热氧化层40之后，就需要蚀刻去除底层抗反射层30了。如上所述，光刻胶图案的开口宽度要比绝缘层沟槽的宽度要大，因而对底层抗反射层30进行蚀刻时，当位于光刻胶图案开口下覆盖第一材料层20的底层抗反射层30被去除后，会曝露出第一材料层20。而由之前所述的，第一材料层20是作为保护下层绝缘层10的蚀刻阻挡层，因而是抗蚀刻的。蚀刻会在第一材料层20处停止。因而蚀刻设备对于蚀刻底层抗反射层30的过程控制是通过接收蚀刻到第一材料层20的蚀刻信号反馈来实现的，即当蚀刻设备接收到蚀刻到第一材料层20的反馈时才停止对底层抗反射层30的蚀刻。然而，由于在反馈的时间内，没有第一材料层20覆盖的绝缘层10沟槽内的底层抗反射层30将会被继续蚀刻，而如果蚀刻速率较快地话，当停止蚀刻的指令到达时，沟槽内的底层抗反射层30就会被过蚀刻，从而使得剩余的底层抗反射层30过薄，而对后续工艺造成影响。
本例中，通过两步蚀刻步骤来改善目前蚀刻过程中产生的过蚀刻问题。结合图1和图6所示，以所述光刻胶图案为掩模，执行第一蚀刻步骤来蚀刻所述底层抗反射层30。
所述第一蚀刻采用氧气和氮气的混合气体，所述氧气的流量为40-45sccm/min，例如40sccm/min、41sccm/min、42sccm/min、43sccm/min、44sccm/min、45sccm/min。所述氮气的流量为320-360sccm/min，例如320sccm/min、325sccm/min、330sccm/min、335sccm/min、340sccm/min、345sccm/min、350sccm/min、355sccm/min、360sccm/min；所述第一蚀刻的压力为20-40mT，例如20mT、22mT、24mT、26mT、28mT、30mT、32mT、34mT、36mT、38mT、40mT；所述蚀刻时采用的射频功率源的功率为550-600W，例如550W、555W、560W、565W、570W、575W、580W、585W、590W、600W，电压频率为13Mz。
在执行第一蚀刻步骤的同时，判断所探测到的第一蚀刻步骤的蚀刻深度是否达到了设定时间，若蚀刻时间达到设定时间，则执行步骤s7，若蚀刻时间没有达到设定时间，则继续探测。
因此，在第一蚀刻步骤的过程中，对于第一蚀刻步骤的蚀刻时间是实时检测的，探测的目的是判断第一蚀刻步骤的蚀刻时间是否达到了设定时间。所述设定时间可以通过下述方法获得：应用第二蚀刻步骤蚀刻试片，获得预估的第二蚀刻步骤在反馈时间内的蚀刻深度；根据所述蚀刻停止深度和所述预估的第二蚀刻步骤在反馈时间内的蚀刻深度得到第一蚀刻步骤的蚀刻深度；根据所述第一蚀刻步骤的蚀刻深度和第一蚀刻步骤的蚀刻速率得到第一蚀刻步骤的蚀刻时间作为设定的时间。
所述获得预估的第二蚀刻步骤在反馈时间内的蚀刻深度通常可以依照下述方法获得：选取与本例中的半导体结构相同的试片，应用第二蚀刻步骤蚀刻试片中的底层抗反射层，来得到反馈时间内第二蚀刻步骤所蚀刻的试片中的底层抗反射层的厚度，来作为预估的第二蚀刻步骤在反馈时间内的蚀刻深度。例如，反馈时间为2秒，而通过试片蚀刻得到第二蚀刻在2秒内蚀刻的底层抗反射层的厚度为200埃，那么所述预估的第二蚀刻步骤在反馈时间内的蚀刻深度就是200埃。
在获得了预估的第二蚀刻步骤在反馈时间内的蚀刻深度后，就能够根据所述蚀刻停止深度和所述预估的第二蚀刻步骤在反馈时间内的蚀刻深度得到第一蚀刻步骤的蚀刻深度。设定蚀刻底层抗反射层到绝缘层沟槽表面下1000埃停止，根据上述底层抗反射层覆盖第一材料层20的厚度为3600埃，那么底层抗反射层的蚀刻停止深度为4600埃。而继续上例中反馈时间内第二蚀刻步骤的蚀刻深度预估为200埃，那么第一蚀刻步骤的蚀刻深度为4400埃。
那么，根据第一蚀刻的蚀刻速率就能得到第一蚀刻步骤蚀刻4400埃所需的时间，来作为第一蚀刻步骤的时间。本例中，第一蚀刻步骤的时间在22-30s比较合适，例如22s、23s、24s、25s、26s、27s、28s、29s、30s。那么所述的22-30s就可作为设定的第一蚀刻步骤的蚀刻时间了。
而若第一蚀刻步骤的蚀刻时间达到了设定时间后，则执行步骤s7，即开始执行第二蚀刻步骤，直到达到蚀刻停止深度。如前所述，现有技术的问题在于只采用一种蚀刻条件，从而由于蚀刻速率过快而导致在反馈时间内产生的过蚀刻。而本例中的第二蚀刻步骤采用的蚀刻条件就是使得第二蚀刻步骤对底层抗反射层30的蚀刻速率要慢于第一蚀刻步骤对底层抗反射层30的蚀刻速率，从而改善过蚀刻的问题。本例中，所述第二蚀刻采用氢气和氮气的混合气体，所述氢气的流量为150-200sccm/min，例如150sccm/min、160sccm/min、170sccm/min、180sccm/min、190sccm/min、200sccm/min，所述氮气的流量为320-360sccm/min，例如320sccm/min、325sccm/min、330sccm/min、335sccm/min、340sccm/min、345sccm/min、350sccm/min、355sccm/min、360sccm/min；所述第二蚀刻的压力为20-40mT，例如20mT、22mT、24mT、26mT、28mT、30mT、32mT、34mT、36mT、38mT、40mT；所述蚀刻时采用功率为800W、电压频率为13Mz的射频功率源，或功率为800W、电压频率为2Mz的射频功率源，或同时采用功率为800W、电压频率为13Mz的射频功率源以及功率为800W、电压频率为2Mz的射频功率源。上述蚀刻时采用的射频功率源的功率仅是举例，并非用以限定，只要射频功率源的功率和频率满足氢气解离成等离子体的要求即可。第二蚀刻步骤在达到蚀刻停止深度时也会反馈，并等待停止蚀刻的指令到达。由于第二蚀刻步骤的蚀刻速率较慢，因而在反馈的时间内，第二蚀刻步骤对底层抗反射层30的蚀刻深度要小于现有技术在反馈时间内对底层抗反射层30的蚀刻深度，因而改善了现有技术的过蚀刻问题。
结合图1和图7所示，执行步骤s8，去除光刻胶层50。在第二蚀刻步骤得到停止蚀刻指令后，就停止蚀刻。然后，就可以去除光刻胶层50了，去除光刻胶的方法可以根据光刻胶的不同而采用湿法或干法的方法。
综上所述，上述所公开的蚀刻底层抗反射层的方法，通过将蚀刻过程分为两个蚀刻步骤，首先通过第一蚀刻步骤蚀刻底层抗反射层，并且在蚀刻深度达到设定时间时，转换为蚀刻速率较慢的第二蚀刻步骤继续蚀刻直到达到蚀刻停止深度。此种方法可以改善由于蚀刻速率较快，在蚀刻到达蚀刻停止深度并反馈等待停止蚀刻的反馈期间对底层抗反射层造成的过蚀刻，从而保证剩余的底层抗反射层具有足够的厚度，也避免了对后续工艺造成严重影响。
虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (4)
1.一种蚀刻底层抗反射层的方法，其特征在于，包括下列步骤，
执行第一蚀刻步骤来蚀刻底层抗反射层；
判断第一蚀刻步骤的蚀刻时间是否达到设定的时间；
若第一蚀刻步骤的蚀刻时间达到设定的时间，则执行第二蚀刻步骤直到达到设定的蚀刻停止深度，其中第二蚀刻步骤对底层抗反射层的蚀刻速率慢于第一蚀刻步骤对底层抗反射层的蚀刻速率。
2.如权利要求1所述的蚀刻底层抗反射层的方法，其特征在于，所述第一蚀刻步骤的设定时间根据下述方法获得：
应用第二蚀刻步骤蚀刻试片，获得预估的第二蚀刻步骤在反馈时间内的蚀刻深度；
根据所述蚀刻停止深度和所述预估的第二蚀刻步骤在反馈时间内的蚀刻深度得到第一蚀刻步骤的蚀刻深度；
根据所述第一蚀刻步骤的蚀刻深度和第一蚀刻步骤的蚀刻速率得到第一蚀刻步骤的蚀刻时间作为设定的时间。
3.如权利要求2所述的蚀刻底层抗反射层的方法，其特征在于，所述第一蚀刻步骤采用氧气和氮气的混合气体的等离子蚀刻，所述氧气的流量为40-45sccm/min，所述氮气的流量为320-360sccm/min；所述第一蚀刻步骤的压力为20-40mT；所述第一蚀刻步骤的蚀刻时间为22-30s；所述第一蚀刻时采用功率为550-600W、电压频率为13Mz的射频功率源。
4.如权利要求2所述的蚀刻底层抗反射层的方法，其特征在于，所述第二蚀刻采用氢气和氮气的混合气体的等离子蚀刻，所述氢气的流量为150-200sccm/min，所述氮气的流量为320-360sccm/min；所述第二蚀刻的压力为20-40mT；所述蚀刻时采用功率为800W、电压频率为13Mz的射频功率源，或功率为800W、电压频率为2Mz的射频功率源，或同时采用功率为800W、电压频率为13Mz的射频功率源以及功率为800W、电压频率为2Mz的射频功率源。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN200710094493XA CN101459073B (zh) | 2007-12-13 | 2007-12-13 | 蚀刻底层抗反射层的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| CN101459073A true CN101459073A (zh) | 2009-06-17 |
| CN101459073B CN101459073B (zh) | 2010-06-09 |
Family
ID=40769840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200710094493XA Expired - Fee Related CN101459073B (zh) | 2007-12-13 | 2007-12-13 | 蚀刻底层抗反射层的方法 |
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|---|---|
| CN (1) | CN101459073B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7534363B2 (en) * | 2002-12-13 | 2009-05-19 | Lam Research Corporation | Method for providing uniform removal of organic material |
-
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|---|---|
| CN101459073B (zh) | 2010-06-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20111117 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Co-patentee after: Semiconductor Manufacturing International (Beijing) Corporation Patentee after: Semiconductor Manufacturing International (Shanghai) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Patentee before: Semiconductor Manufacturing International (Shanghai) Corporation |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100609 Termination date: 20181213 |