CN101447487A - 动态随机存取存储器元件 - Google Patents
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Abstract
一种动态随机存取存储器周边电路的晶体管元件，包括有一半导体基底，其上形成有一栅极沟渠；一凹入式栅极，嵌入于该栅极沟渠中；一源极掺杂区，设于该凹入式栅极一侧的该半导体基底中；一漏极掺杂区，设于该凹入式栅极另一侧的该半导体基底中；及一栅极氧化层，介于该凹入式栅极与该半导体基底之间，该栅极氧化层具有至少两种不同的厚度，呈现出一种独特的不对称结构，其中厚度较厚的该栅极氧化层位于该凹入式栅极与该漏极掺杂区之间，而厚度较薄的该栅极氧化层则是位于该凹入式栅极与该源极掺杂区之间。
Description
技术领域
本发明涉及深沟渠电容(deep trench capacitor)动态随机存取存储器(dynamic random access memory，简称为DRAM)技术领域，尤其涉及DRAM周边电路(support circuit)的晶体管元件。
背景技术
如本领域技术人员所知，DRAM的存储单元通常是在较高的电压范围下操作，因此，其周边电路中的高压MOS晶体管元件的栅极氧化层可靠度显得特别重要。
目前，为了解决P+栅极MOS晶体管元件的硼穿透(boron penetration)问题，通常是利用去耦等离子体氮化法(decoupled plasma nitridation，简称为DPN)等技术，将氮引进DRAM周边电路的栅极氧化层中。然而，另一方面，在栅极氧化层中引进高浓度氮的作法却会造成高压N+栅极MOS晶体管元件的栅极氧化层的可靠度下降。
由此可知，该技术领域目前遇到的瓶颈是无法兼顾到DRAM周边电路的P+栅极MOS晶体管元件的操作效能以及高压N+栅极MOS晶体管元件的栅极氧化层的可靠度。
发明内容
本发明主要目的在于提供一种改良的DRAM周边电路中的NMOS晶体管元件，可以同时兼顾到DRAM周边电路的低压P+栅极MOS晶体管元件的操作效能以及高压N+栅极MOS晶体管元件的栅极氧化层可靠度。
根据本发明的优选实施例，本发明提供一种动态随机存取存储器周边电路的晶体管元件，包括有一半导体基底，其上形成有一栅极沟渠；一凹入式栅极，嵌入于该栅极沟渠中；一源极掺杂区，设于该凹入式栅极一侧的该半导体基底中；一漏极掺杂区，设于该凹入式栅极另一侧的该半导体基底中；及一栅极氧化层，介于该凹入式栅极与该半导体基底之间，该栅极氧化层具有至少两种不同的厚度，呈现出一种独特的不对称结构，其中厚度较厚的该栅极氧化层位于该凹入式栅极与该漏极掺杂区之间，而厚度较薄的该栅极氧化层则是位于该凹入式栅极与该源极掺杂区之间。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举优选实施方式，并配合附图，作详细说明如下。然而如下的优选实施方式与图式仅供参考与说明用，并非用来对本发明加以限制。
附图说明
图1为依据本发明优选实施例所绘示的DRAM元件部分区域的剖面示意图。
图2及图3绘示的是本发明优选实施例形成高压MOS晶体管元件的不对称栅极氧化层的方法示意图。
主要元件符号说明
1 DRAM元件 10 存储单元
12 延伸U型沟道元件 14 深沟渠电容
20 高压MOS晶体管元件 30 低压MOS晶体管元件
100 存储器阵列区域 102 半导体基底
104 浅沟绝缘结构
121 凹入式栅极 122 栅极沟渠
122a 垂直侧壁部分 122b U型底部
123 源极掺杂区 124 漏极掺杂区
125 栅极氧化层 126 U型沟道
130 接触插塞
141 掺杂多晶硅层 142 侧壁电容介电层
143 单边埋入导电带 144 沟渠上盖层
145 扩散区域
221 凹入式栅极 222 栅极沟渠
222a 垂直侧壁部分 222b U型底部
223 源极掺杂区 223a N+掺杂区
224 漏极掺杂区 224a N+掺杂区
225 栅极氧化层 225a 栅极氧化层
225b 栅极氧化层 226 U型沟道
321 栅极 323 P+源极掺杂区
323a 轻掺杂漏极区 324 P+漏极掺杂区
324a 轻掺杂漏极区 325 栅极氧化层
326 平面P沟道 330 间隙壁
402 氧化硅垫层 404 氮化硅垫层
具体实施方式
请参阅图1，其为依据本发明优选实施例所绘示的DRAM元件部分区域的剖面示意图。如图1所示，DRAM元件1包括有至少一存储器阵列区域100以及一周边电路区域200，其中，在存储器阵列区域100中设有多个存储单元10，每一个存储单元10是由一延伸U型沟道元件(extended U-shapedevice，简称为EUD)12以及一深沟渠电容14所组成。
为简化说明，在图1中仅显示出其中一个存储单元10。前述的延伸U型沟道元件12又可称为凹入式沟道阵列元件(recess channel array device，简称为RCAT)，或者凹入式栅极MOS晶体管元件。
延伸U型沟道元件12包括有一凹入式栅极121、一源极掺杂区123、一漏极掺杂区124以及一栅极氧化层125。其中，凹入式栅极121是嵌入于蚀刻至半导体基底102一预定深度的栅极沟渠(gate trench)122内，且凹入式栅极121可以包括有多晶硅、金属或者其组合。
栅极沟渠122可大致区分为垂直侧壁部分122a以及U型底部122b，而延伸U型沟道元件12的U型沟道126即位于U型底部122b。
根据本发明的优选实施例，深沟渠电容结构14包括有一掺杂多晶硅(doped polysilicon)层141以及一侧壁电容介电(sidewall capacitor dielectric)层142，例如，氧化硅-氮化硅-氧化硅(oxide-nitride-oxide，简称为ONO)介电层。掺杂多晶硅层141是用来作为深沟渠电容结构14的上电极。
为简化说明，沟渠电容结构14的埋入式电容下电极(buried plate)并未特别显示在图中，而仅简要显示沟渠电容结构14的上部构造。
此外，在沟渠电容结构14的上部，利用所谓的“单边埋入导电带(Single-Sided Buried Strap，简称为SSBS)”工艺形成有单边埋入导电带143，以及沟渠上盖层(Trench Top Oxide，简称为TTO)144。其中，沟渠上盖层144可以是氧化硅所构成，例如，以高密度等离子体化学气相沉积(high-densityplasma chemical vapor deposition，简称为HDPCVD)法所沉积者。
前述的“单边埋入导电带”工艺通常包括有以下的步骤：将侧壁电容介电层142以及多晶硅层(Poly-2)141回蚀刻至一第一预定深度，再填入另一多晶硅层(Poly-3)，回蚀刻Poly-3至第二预定深度后，在Poly-3上形成不对称的间隙壁，然后蚀刻未被该间隙壁覆盖的Poly-3以及Poly-2，最后，填入TTO硅氧绝缘层，再以化学机械抛光工艺将TTO硅氧绝缘层平坦化。
延伸U型沟道元件12是通过漏极掺杂区124与经由沟渠电容结构14的单边埋入导电带143外扩出来的扩散区域145相连接。电子或者电流即经由位线(图未示)通过接触插塞130、延伸U型沟道元件12的源极掺杂区123、开启的U型沟道126、漏极掺杂区124、扩散区域145所构成的路径到达深沟渠电容14的上电极，并进行数据的存取动作。
根据本发明的优选实施例，延伸U型沟道元件12中用来容纳凹入式栅极121的栅极沟渠122的深度d1约介于1500埃至2500埃之间，而宽度w1约介于200埃至600埃之间。
根据本发明的优选实施例，在周边电路区域200内的半导体基底102上至少设有一高压MOS晶体管元件20以及一低压MOS晶体管元件30。在高压MOS晶体管元件20以及低压MOS晶体管元件30之间可以设有一浅沟绝缘(shallow trench isolation，简称为STI)结构104，用来电性隔离高压MOS晶体管元件20以及低压MOS晶体管元件30。
其中，高压MOS晶体管元件20包括一凹入式栅极221、一源极掺杂区223、一漏极掺杂区224以及一栅极氧化层225。凹入式栅极221是嵌入于蚀刻至半导体基底102一预定深度的栅极沟渠222内，且凹入式栅极221可以包括有多晶硅、金属或者其组合。
根据本发明的优选实施例，高压MOS晶体管元件20为NMOS晶体管，其凹入式栅极221为N+掺杂多晶硅栅极。源极掺杂区223内可以另外形成有一掺杂浓度较高的N+掺杂区223a，漏极掺杂区224内可以另外形成有一掺杂浓度较高的N+掺杂区224a。
栅极沟渠222区分为垂直侧壁部分222a以及U型底部222b，而高压MOS晶体管元件20的U型沟道226即位于U型底部222b。根据本发明的优选实施例，用来容纳凹入式栅极221的栅极沟渠222的深度d2与栅极沟渠122的深度d1相同，同样介于1500埃至2500埃之间，但是栅极沟渠222的宽度w2则大于栅极沟渠122的宽度w1。根据本发明的优选实施例，栅极沟渠222的宽度w2约介于1300埃至1600埃之间。
本发明的技术特征之一是周边电路区域200内的高压MOS晶体管元件20的栅极结构与存储器阵列区域100内的延伸U型沟道元件12的栅极结构同样是嵌入在半导体基底102中，因此，工艺上是完全相容的。
本发明的另一技术特征是高压MOS晶体管元件20的栅极氧化层225至少具有两种不同的厚度，呈现出一种独特的不对称结构，其中厚度较厚的栅极氧化层225a位于高压MOS晶体管元件20的凹入式栅极221与漏极掺杂区224之间，而厚度较薄的栅极氧化层225b则是位于凹入式栅极221与源极掺杂区223之间。
栅极氧化层225b从栅极沟渠222靠近源极掺杂区223一侧的垂直侧壁部分222a向下延伸到U型底部222b。根据本发明的优选实施例，栅极氧化层225a的厚度约介于150埃至300埃之间，而栅极氧化层225b的厚度约介于20埃至60埃之间。
根据本发明的优选实施例，低压MOS晶体管元件30为一平面沟道PMOS晶体管，包括一栅极321、一P+源极掺杂区323、一P+漏极掺杂区324以及一栅极氧化层325。根据本发明的优选实施例，低压MOS晶体管元件30为PMOS晶体管，其栅极321为P+掺杂多晶硅栅极。在栅极321的侧壁上则可以形成有间隙壁330。源极掺杂区323可以包括一轻掺杂漏极区(lightly doped drain，简称为LDD)323a，漏极掺杂区324可以包括一轻掺杂漏极区324a。轻掺杂漏极区323a与轻掺杂漏极区324a之间即为一平面P沟道326。
请参阅图2及图3，其绘示的是本发明优选实施例形成高压MOS晶体管元件20的不对称栅极氧化层225的方法的示意图，其中，仍沿用相同的符号来表示相同的区域或结构。首先，如图2所示，在半导体基底102上形成有一氧化硅垫层402以及一氮化硅垫层404。接着，利用光刻及蚀刻工艺，分别在存储器阵列区域100以及周边电路区域200内的半导体基底102中形成一栅极沟渠122以及一栅极沟渠222。同样的，栅极沟渠122可区分为垂直侧壁部分122a以及U型底部122b，栅极沟渠222可区分为垂直侧壁部分222a以及U型底部222b。
其中，栅极沟渠122与栅极沟渠222的深度实质上相同，但是栅极沟渠222的宽度w2则大栅极沟渠122的宽度w1许多。根据本发明的优选实施例，栅极沟渠222的宽度w2约介于1300埃至1600埃之间，栅极沟渠122的宽度w1约介于200埃至600埃之间。
接着，进行一斜角度离子注入工艺，将预定的掺杂剂，例如氟，以预定的入射角度θ，注入栅极沟渠222的单边的垂直侧壁部分222a中。根据本发明的优选实施例，一小部分的U型底部222b可以被注入前述的预定的掺杂剂。
根据本发明的优选实施例，前述的斜角度离子注入工艺的入射角度θ可介于0度至30度之间，优选为10度至15度之间。此外，前述预定的掺杂剂需能够造成后续栅极氧化层成长速率的差异。
由于存储器阵列区域100内的栅极沟渠122的宽度比周边电路区域200内的栅极沟渠222的宽度小很多，因此，前述的斜角度离子注入工艺实质上并不会将该预定的掺杂剂注入到栅极沟渠122的垂直侧壁部分122a以及U型底部122b，特别是栅极沟渠122的U型底部122b。
如图3所示，在完成斜角度离子注入工艺之后，随即进行一热氧化工艺，例如，炉管工艺，在栅极沟渠122与栅极沟渠222内分别形成栅极氧化层125以及栅极氧化层225。由于在栅极沟渠222的单边的垂直侧壁部分222a中已注入氟，氧化速率会较未注入氟的栅极沟渠222的其它部位快，因此会形成较厚的栅极氧化层225a。
最终的栅极氧化层225具有两种不同的厚度，呈现出不对称结构。根据本发明的优选实施例，栅极氧化层225a的厚度约介于150埃至300埃之间，而栅极氧化层225b的厚度约介于20埃至60埃之间。
如前所述，由于前述的斜角度离子注入工艺实质上并不会将该预定的掺杂剂注入到栅极沟渠122的垂直侧壁部分122a以及U型底部122b，特别是栅极沟渠122的U型底部122b，因此，此斜角度离子注入工艺基本上对于存储器阵列区域100内的晶体管工艺并无影响。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (5)
1.一种动态随机存取存储器元件，包括有：
半导体基底，该半导体基底包括有存储器阵列区域和周边电路区域，该存储器阵列区域设有第一凹入式栅极而该周边电路区域设有第二凹入式栅极，其中该第一凹入式栅极和该第二凹入式栅极皆嵌入于该半导体基底中；
第一栅极氧化层，介于该第一凹入式栅极和该半导体基底之间，该第一栅极氧化层具有均匀厚度；以及
第二栅极氧化层，介于该第二凹入式栅极和该半导体基底之间，该第二栅极氧化层具有非均匀厚度。
2.如权利要求1所述的动态随机存取存储器元件，其中该第一凹入式栅极的宽度小于该第二凹入式栅极的宽度。
3.如权利要求1所述的动态随机存取存储器元件，其中该第一和第二凹入式栅极为N+掺杂多晶硅栅极。
4.如权利要求1所述的动态随机存取存储器元件，其中该第一和第二凹入式栅极包括有多晶硅、金属或者其组合。
5.如权利要求2、3或4所述的动态随机存取存储器元件，其中该第一凹入式栅极和该第二凹入式栅极嵌入该半导体基底的深度介于1500埃至2500埃之间。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |