CN101442205A

CN101442205A - 静电放电保护电路与方法

Info

Publication number: CN101442205A
Application number: CNA2007101936381A
Authority: CN
Inventors: 王柏之; 陈家源
Original assignee: Realtek Semiconductor Corp
Current assignee: Realtek Semiconductor Corp
Priority date: 2007-11-23
Filing date: 2007-11-23
Publication date: 2009-05-27

Abstract

本发明提供一种静电放电保护电路与方法，该静电放电保护电路包含二个箝制电路、电感、二极管以及二极管串联。除了输出电压的电压摆动幅度不受静电放电保护电路的影响之外，本发明通过设置至少二个箝制电路，可以降低静电放电电压导通路径与快速导出静电放电电流，进而大幅增加对大信号电路的静电放电保护能力。

Description

静电放电保护电路与方法

技术领域

本发明是关于一种静电放电保护(electrostatic dischargeprotection)，特别是关于一种应用于大信号电路的静电放电保护电路与方法。

背景技术

图1A为一个已知静电放电保护电路的架构图。静电放电保护电路100是设置于输出电路110输出端，并包含一箝制电路(clamping circuit)120与二个串接的二极管(diode)D_p1、D_n1，同时，输出电路110与箝制电路120都跨接于第一工作电压V_dd与第二工作电压V_SS之间。箝制电路120包含静电放电单元130以及ESD检测电路140。其中，静电放电单元130由NMOS晶体管(transistor)T_N所构成，而ESD检测电路140则由电阻R₁、电容C₁、反向器D₁所组成。

当有静电经由输出接点

、电压源(V_dd、V_SS)等灌入输出电路110时，ESD检测电路140会触发静电放电单元130，使静电放电电流经由静电放电单元130流出，而不会破坏输出电路110。然而，大信号电路或功率放大器的输出电压V_out的直流电平通常为V_dd，在正常操作下，输出信号的振幅可到达2 x V_dd(亦即电压摆动幅度(swing)S是V_dd)，此时V_out与V_dd之间有V_dd的压降，若电路只串接一个二极管D_p1，将会使二极管D_p1导通(导通电压约0.7V)，而输出电压V_out高于(V_dd+0.7v)的部分将被二极管D_p1截掉，如图1B所示。

为解决上述已知技术的问题，申请人于一台湾专利申请案(申请案号：95110192)揭露了一种静电放电保护电路，其架构图如图2所示。请参考图2，静电放电保护电路200是设置于功率放大器210的输出端，包含箝制电路120、电感器L、二极管(diode)D_n1以及二极管串联D_p1～D_p5。请注意，在这里二极管串联包含五个二极管D_p1～D_p3只是一个例子，实际上，二极管串联的数量M必须大于或等于(电压摆动幅度S/二极管的导通电压)。当输出接点P_o上出现正的ESD电压(对V_SS)时，输出接点P_o与第一工作电压V_dd之间的二极管串联D_p1～D_p5会导通，并且触发箝制电路120来导通大电流，以避免功率放大器210受到损伤。同时，输出电压V_out的电压摆动幅度S也不再受静电放电保护电路200所限制，呈现完美对称的波形。

然而，相较于静电放电保护电路100，当输出接点P_o上出现该正ESD电压时，因为二极管串联D_p1～D_p5的二极管个数增加，造成二极管串联导通电阻R_d增加(或导通路径增加)，使得NMOS晶体管T_N的导通时间增加(因为导通时间t＝R x C₁，其中R是电阻R₁与二极管串联导通电阻R_d串联后的等效电阻)，进而提高ESD电压灌入功率放大器210的机率，因此降低了箝制电路120保护功率放大器210的保护能力。为解决上述问题，申请人进一步提出本发明。

发明内容

本发明目的之一在于提供大信号电路所产生的输出电压摆幅，不被静电放电保护电路所限制，在输出接点有静电放电电压产生时，可以利用静电放电保护电路中最短的导通路径，将静电放电电流快速导出。

本发明揭露一种静电放电保护电路，应用于大信号电路，该静电放电保护电路包含：负载元件，耦接于该输出电路的输出端与第一工作电压之间；二极管串联，包含至少二个以上彼此串联的二极管，并耦接于该输出端与该第一工作电压之间；以及，至少一第一箝制电路与一第二箝制电路，该第一箝制电路是位于该第一工作电压与第二工作电压之间，而该第二箝制电路的一端耦接该第二工作电压，另一端耦接至该二极管串联中最接近该输出端的第一个二极管与第二个二极管的连接点。

本发明还揭露一种应用于功率放大器电路的静电放电保护方法，包含：提供负载元件于该输出电路的输出端与第一工作电压之间；提供二极管串联于该输出端与该第一工作电压之间，而该二极管串联包含至少二个以上的彼此串联二极管；以及，提供至少一第一箝制电路与一第二箝制电路，其中，该第一箝制电路是位于该第一工作电压与第二工作电压之间，而该第二箝制电路的一端耦接该第二工作电压，另一端耦接至该二极管串联中最接近该输出端的第一个二极管与第二个二极管的连接点。

附图说明

图1A为一个已知静电放电保护电路的架构图。

图1B为电压摆动幅度S大于0.7v时，图1A的输出接点上的输出电压波形图。

图2为另一个已知静电放电保护电路的架构图。

图3A显示本发明第一实施例的架构图。

图3B为图3A的输出接点上的输出电压波形图。

图4A显示本发明第二实施例的架构图。

图4B为图4A的输出接点上的输出电压波形图。

图5是本发明静电放电保护方法的流程图。

[主要元件标号说明]

100、200、300、400 静电放电保护电路

110 输出电路 120、320 箝制电路

130 静电放电单元 140 ESD检测电路

210 功率放大器

310 大信号电路 L 电感

D_p1～D_p5、D_n1～D_n5 二极管

P_o输出接点 D₁ 反向器

V_dd第一工作电压 V_SS 第二工作电压

R₁电阻 C₁ 电容

N₁～N₅连接点 T_N NMOS晶体管

L_a～L_d循环

具体实施方式

为了使高电压输出电路或大信号电路所产生的输出电压V_out，其电压摆动幅度S不受静电放电保护电路的影响，静电放电保护电路中，二极管串联中的二极管数量M必须大于或等于(S/二极管的导通电压)。目前一般二极管的导通电压约为0.7v，但随着制程的进步，导通电压会随之改变，不一定为0.7v。

假设大信号电路310的输出电压V_out的电压摆动幅度S等于3v，为了使输出电压V_out的电压摆动幅度不受静电放电保护电路的影响，二极管串联的数目M就必须大于(3/0.7＝4.3)，也就是M必须大于或等于5，即需要五个以上的二极管。以下，本发明的第一与第二实施例均以S＝3V、M＝5为例作说明。

图3A显示本发明第一实施例的架构图。根据本发明第一实施例，静电放电保护电路300是设置于(射频)大信号电路310的输出端。静电放电保护电路300包含二个箝制电路120、320、电感器L、二极管D_n1以及二极管串联D_p1～D_p5。二极管D_n1的阴极连接至输出接点P_o，其阳极连接至第二工作电压V_SS。二极管串联D_p1～D_p5具有阳极连接至输出接点P_o，以及阴极连接至第一工作电压V_dd。其中，箝制电路120、320的实施是本技术领域人员所已知，故在此不予赘述。

比较图2与图3A，本发明除了在第一工作电压V_dd与第二工作电压V_SS之间设置箝制电路120外，还另设置一个箝制电路320于二极管D_p1、D_p2的连接点N₁与第二工作电压V_SS之间。在人体(human body mode)与机器(machine mode)的静电放电模式下，对IC放电的四种ESD测试模式PS、NS、PD、ND中，当输出接点P_o出现对第二工作电压V_SS打正的ESD电压(在PS模式下)且该ESD电压足以导通五个二极管D_p1～D_p5时，由于循环L_a(

)的导通路径较短(或导通电阻R_da较小、使得箝制电路320中NMOS晶体管T_N的导通时间t_a较短)，故大部分的静电放电电流皆经由箝制电路320流出；至于循环L_b(即

)的导通路径相对较长(或导通电阻R_db较大、使得箝制电路120中NMOS晶体管TN的导通时间t_b较长)，少部分的静电放电电流再经由箝制电路120流出。由上述的描述可看出，箝制电路320的设置具有降低ESD导通路径、快速导出静电放电电流的功效，进而大幅增加对(射频)大信号电路310的ESD保护能力。值得注意的是，箝制电路120、320在正常操作下(没有静电放电时)属于高阻抗(high impedance)，并不会影响正常操作下的电路性能。

至于在其它三种ESD测试模式中：如在NS(V_ss接地、V_dd浮接、ESD电压对第二工作电压V_ss打负)与PD(V_dd接地、V_ss浮接、ESD电压对第一工作电压V_ss打正)模式下，箝制电路120、320并没有发挥作用；在ND(V_dd接地、V_SS浮接、ESD电压对第一工作电压V_dd打负)模式下，二极管D_n1导通、箝制电路120担负起保护大信号电路310的责任，但箝制电路320则没有发挥作用。因此，相形之下，在PS模式时，箝制电路120、420最能发挥保护(射频)大信号电路310的作用。

在本发明第一实施例中，(射频)大信号电路310的最后一级是NMOS晶体管(图中未显示)，其漏极为输出接点P_o，或者，也可以是NPN双极结型晶体管(图中未显示)，其集极为输出接点P_o。另外，由于电感器L是设置于第一工作电压V_dd与输出接点P_o之间，以增加电路频宽以及其输出直流电压电平被拉到V_dd。由于其中的二极管串联的数目M等于5，输出电压V_out的电压摆动幅度S(＝3v)就不再受静电放电保护电路300所限制，呈现完美对称的波形，如图3B所示。当然，若大信号电路310的输出端有突波产生使得输出电压V_out大于(V_dd+3.5v)时，输出电压V_out高于(V_dd+3.5v)的部分将被二极管串联D_p1～D_p5截掉，此时输出接点P_o上的最高输出电压V_out(max)就只能等于(V_dd+3.5v)。

图4A显示本发明第二实施例的架构图。根据本发明第二实施例，静电放电保护电路400包含二箝制电路120、320、电感器L、二极管D_p1以及二极管串联D_n1～D_n5。本发明第二实施例的工作原理与第一实施例相似，(射频)大信号电路310电路的最后一级是PMOS晶体管(图中未显示)，其漏极为输出接点P_o，或者，也可以是PNP双极结型晶体管(图中未显示)，其集极为输出接点P_o。此外，由于电感器L是设置于第二工作电压V_SS与输出接点P_o之间，以增加电路频宽以及其输出直流电压电平被拉到V_SS。

本发明第二实施例除了在第一工作电压V_dd与第二工作电压V_SS之间设置箝制电路120外，还另设置一个箝制电路320于二极管D_n1、D_n2的连接点N₅与第一工作电压V_dd之间。在人体与机器的静电放电模式下，对IC放电的四种ESD测试模式PS、NS、PD、ND中，当输出接点P_o出现对第一工作电压V_dd打负的ESD电压(在ND模式下)且该ESD电压足以导通五个二极管D_n1～D_n5时，由于循环L_c(即

)的导通路径较短(或导通电阻R_dc较小、使得箝制电路320中NMOS晶体管T_N的导通时间t_c较短)，故大部分的静电放电电流皆经由箝制电路320流出；至于循环L_d(即

)的导通路径相对较长(或导通电阻R_dd较大、使得箝制电路120中NMOS晶体管T_N的导通时间t_d较长)，少部分的静电放电电流再经由箝制电路120流出。由上述的描述可看出，箝制电路320的设置具有降低ESD导通路径、快速导出静电放电电流的功效，进而大幅增加对大信号电路310的ESD保护能力。

至于其它三种ESD测试模式中：如在NS与PD模式下，箝制电路120、320并没有发挥作用；在PS模式下，二极管D_p1导通、箝制电路120担负起保护大信号电路310的责任，但箝制电路320则没有发挥作用。因此，在第二实施例的架构下，在ND模式时，箝制电路120、320最能发挥保护大信号电路310的作用。

在本发明第二实施例中，输出电压V_out的电压摆动幅度S(＝3v)不受静电放电保护电路400所限制，呈现完美对称的波形，如图4B所示。

本发明的精神是着眼于降低ESD导通路径以快速导出静电放电电流，虽然本发明第一实施例与第二实施例中只有设置二个箝制电路120、320，但在电路面积与硬件成本允许的情况下，其实，可以在二极管串联的两两二极管的连接点与第二工作电压V_SS之间都设置一箝制电路。以第一实施例为例，还能在二极管D_p2、D_p3的连接点N₂与第二工作电压V_SS之间、二极管D_p3、D_p4的连接点N₃与第二工作电压V_SS之间以及二极管D_p4、D_p5的连接点N₄与第二工作电压V_SS之间，都设置一箝制电路(图未示)，当输出接点P_o出现ESD电压时，最能达到本发明快速导出静电放电电流的功效。因此，就第一实施例而言，只要在二极管串联与第二工作电压V_SS之间设置至少一箝制电路，就第二实施例而言，只要在二极管串联与第一工作电压V_dd之间设置至少一箝制电路，都属本发明的范畴。

请注意，本发明第一实施例与第二实施例中的电感器L，可以替换成电阻器，同样能达到本发明的目的与功效。另外，以上二个实施例中二极管串联D_p1～D_p5或D_n1～D_n5，不受限于串联结构，也可利用其它连接方式来完成，类似的二极管串并联的变化，都属本发明的范畴。以及，以上二个实施例虽设置于大信号电路的输出端，本发明不因此而受限，实际应用上，本发明至少可应用于所有高功率输出电路、高电压输出电路或功率放大器。

图5是本发明静电放电保护方法的流程图。本发明静电放电保护方法，请参考第3A、图5，说明静电放电保护方法的所有步骤。

步骤S501：提供一箝制电路120，是位于第一工作电压V_dd与第二工作电压V_SS之间。

步骤S502：提供一电感L，是位于该第一工作电压V_dd与一输出节点P_o之间。

步骤S503：提供二极管串联，是位于第一工作电压V_dd与该输出节点P_o之间。

步骤S504：提供另一箝制电路320，是位于二极管D_p1、D_p2的连接点N₁与第二工作电压V_SS之间，以缩短ESD电压的导通路径，进而快速导出静电放电电流。

在较佳实施例的详细说明中所提出的具体实施例仅用以方便说明本发明的技术内容，而非将本发明狭义地限制于上述实施例，在不超出本发明的精神及上述权利要求范围的情况，所做的种种变化实施，皆属于本发明的范围。

Claims

1.一种静电放电保护电路，用于保护输出电路，该输出电路与该静电放电保护电路均耦接于第一工作电压与第二工作电压之间，包含：

至少三个二极管，该些二极管串联在一起，并耦接于该第一工作电压与该第二工作电压之间；

第一箝制电路，耦接于该第一工作电压与该第二工作电压之间；以及

第二箝制电路，耦接于该第一工作电压与该些二极管所形成的第一节点之间；

其中该第一节点的电压不等于该第一或第二工作电压。

2.根据权利要求1所述的静电放电保护电路，其进一步包含：

负载元件，耦接于该第一或第二工作电压与该输出电路的输出端之间。

3.根据权利要求2所述的静电放电保护电路，其中该输出端耦接该些二极管所形成的第二节点，且该第二节点的电压不等于该第一工作电压、该第二工作电压及该第一节点的电压。

4.根据权利要求2所述的静电放电保护电路，其中该负载元件包含电阻以及电感的至少其中之一。

5.根据权利要求1所述的静电放电保护电路，其中该第一工作电压是不同于该第二工作电压。

6.根据权利要求1所述的静电放电保护电路，其中该输出电路为大信号电路以及功率放大器其中之一。

7.根据权利要求1所述的静电放电保护电路，其中该些二极管的数目大于或等于该输出电路的输出端的信号电压振幅除以二极管的导通电压。

8.根据权利要求1所述的静电放电保护电路，其还包含第三箝制电路，其耦接于该第一工作电压与该些二极管所形成的第三节点之间，其中该第三节点的电压不等于该第一工作电压、该第二工作电压、该输出电路的输出端的电压以及该第一节点的电压。

9.根据权利要求1所述的静电放电保护电路，其中该些二极管包含第一群二极管以及第二群二极管，该第一群二极管耦接于该第一工作电压与该输出电路的输出端之间，该第二群二极管耦接于该第二工作电压与该输出电路的该输出端之间，且该第一群二极管的数目不等于该第二群二极管的数目。