CN101425481A - 像素结构及其制造方法 - Google Patents

Abstract

本发明涉及一种可降低漏电流的像素结构及其制造方法，像素结构包括栅极、栅绝缘层、半导体层、欧姆接触层、源极、漏极、第一图案化介电层、第二图案化介电层及像素电极依序配置于基板上。栅绝缘层覆盖栅极，而半导体层位于栅极上方。欧姆接触层配置于半导体层上，且源/漏极露出欧姆接触层露出的部分半导体层。第一图案化介电层覆盖栅极上方的源/漏极并露出部分半导体层。第一图案化介电层与第二图案化介电层分别具有第一开口与第二开口以露出部分漏极。像素电极借第一及第二开口电性连接漏极。

Description

像素结构及其制造方法

技术领域

本发明是有关于一种像素结构及其制造方法，且特别是有关于一种应用于薄膜晶体管液晶显示器的像素结构及其制造方法。

背景技术

薄膜晶体管液晶显示面板主要由薄膜晶体管阵列基板、彩色滤光阵列基板和液晶层所构成，其中薄膜晶体管阵列基板是由多个像素结构以阵列排列方式所组成，而每个像素结构包括薄膜晶体管以及与每一薄膜晶体管对应配置的一像素电极(Pixel Electrode)。上述的薄膜晶体管包括栅极、半导体层、漏极与源极，而薄膜晶体管是用来控制像素电极的充电与否的开关元件。

图1A与图1B绘示为现有利用铜金属层作为薄膜晶体管的源极与漏极的制作流程的剖面图。请参照图1，此种现有的薄膜晶体管的制作流程包括下列步骤。首先，在基板110上已形成一栅极120与覆盖栅极120的一栅绝缘层130，且栅绝缘层130上已形成有半导体层142与欧姆接触层144。此外，源极152与漏极154已形成于欧姆接触层144上。随之，以此源极152与漏极154为掩模，进行背沟道蚀刻制程(back channel etching，BCE)以移除栅极120上方的部份欧姆接触层144，而暴露出部分的半导体层142。至此，便完成图1B中所绘示的薄膜晶体管100。

在进行背沟道蚀刻时，由于源极152与漏极154是暴露在等离子蚀刻环境当中，所以铜离子156可能因等离子的撞击而被析出并扩散到半导体层144中，而改变半导体层144的电性。换言之，薄膜晶体管100的漏电流(leakage current)可能上升。如此一来，薄膜晶体管100的电性品质将无法提升。

发明内容

本发明提供一种像素结构，以降低漏电流。

本发明另提供一种像素结构的制造方法，以在进行背沟道蚀刻制程时，降低金属离子扩散至半导体层的可能性。

本发明提出一种像素结构的制造方法。首先，形成栅极于基板上，并形成覆盖栅极的栅绝缘层于基板上。接着，于栅绝缘层上形成位于栅极上方的半导体层。然后，形成欧姆接触层于半导体层上，再形成导体层于欧姆接触层上。之后，形成第一图案化光刻胶层于导体层上，并以第一图案化光刻胶层为掩模，移除部分导体层，以形成源极与漏极，并暴露出栅极上方的部分欧姆接触层。接着，移除第一图案化光刻胶层并形成第一介电材料层于源极与漏极以及源极与漏极所暴露的欧姆接触层上，随之形成第二图案化光刻胶层于第一介电材料层上。此时，形成第二图案化光刻胶层时所使用的光掩模与形成第一图案化光刻胶层时所使用的光掩模相同，并且借由调整制程条件，使第二图案化光刻胶层的图案尺寸大于第一图案化光刻胶层的图案尺寸。随之，以第二图案化光刻胶层为掩模，移除部分第一介电材料层以及部分欧姆接触层，以形成第一图案化介电层，其中第一图案化介电层完整地覆盖源极与漏极，并暴露出源极与漏极之间的半导体层。然后，移除第二图案化光刻胶层并形成第二介电材料层于第一图案化介电层、半导体层以及栅绝缘层上。之后，移除部分第一图案化介电层与部分第二介电材料层，以形成第二图案化介电层，其中第一图案化介电层具有第一开口，而第二图案化介电层具有第二开口，且第二开口暴露出第一开口所暴露出的漏极。然后，形成像素电极于第二图案化介电层上，且像素电极电性连接第一开口以及第二开口所暴露出的漏极。

在本发明的像素结构的制造方法中，上述的制程条件选自于由曝光量、光刻胶厚度、预烤温度及其组合所组成族群其中之一。

在本发明的像素结构的制造方法中，上述的源/漏极材料层的材质包括铜或是铜合金。

在本发明的像素结构的制造方法中，上述的第一介电材料层的材质包括氮化硅、氧化硅或氮氧化硅(SiON)，并且第一图案化介电层的厚度介于150纳米～500纳米之间。

在本发明的像素结构的制造方法中，移除部分欧姆接触层的方法包括等离子蚀刻制程。

本发明另提出一种像素结构，适于配置于一基板上，此像素结构包括栅极、栅绝缘层、半导体层、欧姆接触层、源极与漏极、第一图案化介电层、第二图案化介电层以及像素电极。其中，栅极配置于基板上，而栅绝缘层也配置于基板上，并覆盖住栅极。半导体层配置于栅绝缘层上，并位于栅极上方。再者，欧姆接触层配置于半导体层上，并暴露出部分半导体层。另外，源极与漏极配置于欧姆接触层上，并暴露出欧姆接触层所暴露出的半导体层。第一图案化介电层配置于源极与漏极上，并包覆栅极上方的源极与漏极，其中第一图案化介电层暴露出欧姆接触层所暴露出的半导体层，且第一图案化介电层具有第一开口，暴露出部份漏极。并且，第二图案化介电层覆盖第一图案化介电层、半导体层以及栅绝缘层，且第二图案化介电层具有第二开口，暴露出第一开口所暴露出的漏极。此外，像素电极配置于第二图案化介电层上，且像素电极电性连接第一开口以及第二开口所暴露出的漏极。

在本发明的像素结构中，上述的源极与漏极之间的距离例如是大于源极上方的第一图案化介电层与漏极上方的第一图案化介电层之间的距离。另外，源极与漏极之间的距离例如是大于源极下方的欧姆接触层与漏极下方的欧姆接触层之间的距离。换言之，上述的源极上方的第一图案化介电层与漏极上方的第一图案化介电层之间的距离例如是等于源极下方的欧姆接触层与漏极下方的欧姆接触层之间的距离。

在本发明的像素结构中，上述的第一图案化介电层的图案例如是相同于源极与漏极的图案，且第一图案化介电层的图案尺寸例如是大于源极与漏极的图案尺寸。

在本发明的像素结构中，上述的源/漏极材料层的材质包括铜或是铜合金。

在本发明的像素结构中，上述的第一介电材料层的材质包括氮化硅、氧化硅或氮氧化硅(SiON)，而第一图案化介电层的厚度例如是介于150纳米～500纳米之间。

本发明的像素结构的制造方法先利用第一图案化介电层包覆源极与漏极之后，再进行背沟道蚀刻，以避免金属离子扩散至半导体层中。因此，依据本发明的像素结构的制造方法所制造的像素结构具有良好的电性品质。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1A与图1B绘示为现有利用铜金属层进行薄膜晶体管的源极与漏极的制作流程的剖面图。

图2A至图2J绘示本发明的一实施例的像素结构的制造方法的流程剖面图。

图3为使用同一光掩模进行不同制程条件的微影制程的示意图。

主要元件符号说明：

100、200：像素结构

110、210、310：基板

120、220：栅极

130、230：栅绝缘层

142、242：半导体层

144、244：欧姆接触层

152、252：源极

154、254：漏极

156：铜离子

250：导体层

262：第一图案化光刻胶层

264：第二图案化光刻胶层

270：第一介电材料层

272：第一图案化介电层

274：第一开口

280：第二介电材料层

282：第二图案化介电层

284：第二开口

290：像素电极

312、314：图案化光刻胶

320：光掩模

322：图案

A、B：区域

具体实施方式

图2A至图2J绘示本发明的一实施例的像素结构的制造方法的流程剖面图。请先参照图2A，本实施例的像素结构的制造方法包括以下步骤。首先，于基板210上依序形成栅极220及栅绝缘层230，且栅绝缘层220覆盖栅极220。形成栅极220的方法例如是以物理气相沉积制程或是化学气相沉积制程在基板210上形成一金属材料层(未绘示)。然后，对于此金属材料层进行图案化制程，以形成栅极220，其中图案化制程包括微影制程与蚀刻制程。实际上，栅极220也可以是由多层金属组合而成。另外，形成栅绝缘层230的方法例如是采用化学气相沉积制程，而栅绝缘层230的材质例如是氧化硅、氮化硅或氮氧化硅等。

接着，请参照图2B，形成半导体层242于栅绝缘层230上，且半导体层242位于栅极220上方。之后，形成一欧姆接触层244于半导体层242上。更详细而言，形成半导体层242与欧姆接触层244的方式例如是先进行一化学气相沉积制程，将非晶硅沉积于栅绝缘层230上，以形成未掺杂非晶硅层(未绘示)。接着，于此未掺杂非晶硅层进行一掺杂制程及图案化制程，以形成半导体层242及其上的欧姆接触层244。

另外，形成半导体层242与欧姆接触层244的方式也可以是在形成未掺杂非晶硅层(未绘示)之后。继续以一沉积制程将掺杂非晶硅(未绘示)形成于未掺杂非晶硅层上。然后，对于掺杂非晶硅层与未掺杂非晶硅层进行图案化制程，以形成半导体层242以及欧姆接触层244。具体而言，半导体层242与欧姆接触层244皆为非晶硅材质所构成，其相异之处在于，欧姆接触层244中含有掺杂的杂质，以降低半导体层242与源极之间以及半导体层242与漏极之间的接触阻抗。

请参照图2C，形成导体层250于欧姆接触层244上，并形成第一图案化光刻胶层262于导体层250上。形成导体层250的方法例如是采用物理气相沉积或是化学气相沉积制程。在本实施例中，导体层250的材质例如是铜或铜合金。具体而言，由于铜或铜合金为阻抗较低的金属，若以铜或铜合金作为液晶显示器中的线路层，可缓和电阻电容延迟(RC delay)现象。

随后，请继续参照图2C，在导体层250上形成第一图案化光刻胶层262。详细而言，形成第一图案化光刻胶层262的方法例如是形成第一光刻胶材料层(未绘示)于导体层250上，再对第一光刻胶材料层(未绘示)进行第一微影制程，以形成第一图案化光刻胶层262。第一微影制程包括利用一光掩模进行曝光及显影步骤。此外，第一光刻胶材料的选择可以选自正型光刻胶或是负型光刻胶，而随着光刻胶类型的改变，可以选用不同类型的光掩模。

然后，请参照图2D，以第一图案化光刻胶层262为掩模，移除部分导体层250，以形成源极252与漏极254。移除部分导体层250的方式是进行蚀刻制程。同时，形成源极252与漏极254之后，部分欧姆接触层244会被暴露出来，且暴露出来的欧姆接触层244位于栅极220上方。此时，源极252与漏极254的图案及其尺寸大致相同于第一图案化光刻胶层262的图案及其尺寸。

请参照图2E，将第一图案化光刻胶层262移除，而移除第一图案化光刻胶层262的方式例如是采用氧气等离子处理法。然后，形成第一介电材料层270于源极252与漏极254以及源极252与漏极254所暴露的欧姆接触层244上，其中形成第一介电材料层270的方式例如是采用化学气相沉积制程。举例而言，第一介电材料层的材质例如是氧化硅或氮化硅，而其厚度例如是介于150纳米～500纳米之间。值得一提的是，经由此一步骤所形成的第一介电材料层270是完整地覆盖源极262与漏极264，亦即源极262与漏极264不会暴露于外。

请参照图2F，形成第二图案化光刻胶层264于第一介电材料层270上。形成第二图案化光刻胶层264的方式例如是先形成一第二光刻胶材料层(未绘示)于第一介电材料层270上，接着使用形成第一图案化光刻胶层262时所使用的光掩模进行第二微影制程，以形成第二图案化光刻胶层264。同时，借由调整第二微影制程的制程条件，使第二图案化光刻胶层264的图案尺寸大于第一图案化光刻胶层262的图案尺寸。其中，因为使用同一道光掩模进行第一与第二微影制程，所以第二光刻胶材料层的材质类型选择是与第一光刻胶材料层的材质类型相同。

详细地说，借由相同的光掩模以进行第一与第二微影制程会使第二图案化光刻胶层264的图案相同于第一图案化光刻胶层262的图案，而改变制程条件则使两者间有不同的图案尺寸。举例而言，可以改变的制程条件例如可选自于由曝光量、光刻胶厚度、预烤温度及其组合所组成族群其中之一。

以本实施例而言，在进行第二微影制程时，可采用降低曝光量、增加光刻胶厚度或是提高预烤温度等方式，以使所形成的图案的线宽增加，而形成图案尺寸大于第一图案化光刻胶层262的第二图案化光刻胶层264。当然，在其他实施例中，可以同时改变多个制程步骤以形成图案尺寸大于第一图案化光刻胶层262的第二图案化光刻胶层264。另外，由于形成第二图案化光刻胶层264与形成第一图案化光刻胶层262采用相同的光掩模，因而不会增加制作成本。

接着，请参考图2G，以第二图案化光刻胶层264为掩模，移除部分第一介电材料层270以及部分欧姆接触层244，以形成第一图案化介电层272。本实施例中可采用等离子蚀刻制程或是反应性离子蚀刻(Reactive Ion Etching)制程以移除部分第一介电材料层270以及部分欧姆接触层244。其中，第一图案化介电层272以及欧姆接触层244例如是与第二图案化光刻胶层264具有大致相同的尺寸。值得注意的是，由于第二图案化光刻胶层264的图案尺寸大于第一图案化光刻胶层262的图案尺寸，第一图案化介电层272的尺寸也会大于源极252与漏极254的尺寸。换言之，尺寸较大第一图案化介电层272会完整地覆盖源极252与漏极254。

如此一来，进行蚀刻制程以移除部分欧姆接触层244而使源极252与漏极254之间的半导体层242暴露出来时，源极252与漏极254不会暴露于等离子环境中。因此，构成源极252与漏极254的金属离子，便不会因等离子撞击而析出，甚至扩散至暴露出来的部分半导体层242中。如此，本实施例的像素结构的制造方法可使半导体层242保有其原有的电性，进而使像素结构具有良好的电性品质。

请参照图2H，将第二图案化光刻胶层264移除，而移除第二图案化光刻胶层264的方式可以与移除第一图案化光刻胶层262的方式相同，其例如为氧气等离子处理法。然后，形成第二介电材料层280于第一图案化介电层272、半导体层242以及栅绝缘层230上。同时，形成第二介电材料层280的方式也可以与形成第一介电材料层270的方式相同，而第二介电材料层280的材质也例如是氧化硅、氮化硅等介电材质。

请参照图2I，移除部分第一图案化介电层272与部分第二介电材料层280，以形成第二图案化介电层282。其中，第一图案化介电层272具有第一开口274，而第二图案化介电层282具有第二开口284，且第二开口284暴露出第一开口274所暴露出的漏极254。此步骤例如是采用蚀刻制程以移除部分第一图案化介电层272与部分第二介电材料层280。

请参照图2J，形成像素电极290于第二图案化介电层282上，且像素电极290电性连接第一开口274以及第二开口284所暴露出来的漏极254。举例而言，像素电极290的形成方式例如是以化学气相沉积法将氧化铟锌或是氧化铟锡等导电材料沉积于第二图案化介电层282上。另一方面，像素电极290的形成方式也可以是借由溅镀法或是化学气相沉积法等方式将不透明的金属或其他导电材质形成于第二图案化介电层282上。

请继续参照图2J，配置于基板210上的像素结构200包括栅极220、栅绝缘层230、半导体层242、欧姆接触层244、源极252与漏极254、第一图案化介电层272、第二图案化介电层282以及像素电极290。

像素结构200中，栅极220配置于基板210上，而栅绝缘层230也配置于基板210上，并覆盖住栅极220。半导体层242配置于栅绝缘层230上，并位于栅极220上方。再者，欧姆接触层244配置于半导体层242上，并暴露出部分半导体层242。另外，源极252与漏极254配置于欧姆接触层244上，并暴露出欧姆接触层244所暴露出的半导体层242。第一图案化介电层272配置于源极252与漏极254上，并包覆栅极220上方的源极252与漏极254。其中，第一图案化介电层272暴露出欧姆接触层244所暴露出的半导体层242，且第一图案化介电层272具有第一开口274，以暴露出部份漏极254。此外，第二图案化介电层282覆盖第一图案化介电层272、半导体层242以及栅绝缘层230，且第二图案化介电层282具有第二开口284，暴露出第一开口274所暴露出的漏极254。此外，像素电极290配置于第二图案化介电层282上，且像素电极290电性连接第一开口274以及第二开口284所暴露出的漏极254。

值得一提的是，在本实施例中，源极252与漏极254之间的距离d1例如是大于源极252上方的第一图案化介电层272与漏极254上方的第一图案化介电层272之间的距离d2。另外，源极252与漏极254之间的距离d1也例如是大于源极252下方的欧姆接触层244与漏极254下方的欧姆接触层244之间的距离d3。进一步地说，源极252上方的第一图案化介电层272与漏极254上方的第一图案化介电层272之间的距离d2例如是等于源极252下方的欧姆接触层244与漏极254下方的欧姆接触层244之间的距离d3。

此外，形成第一图案化介电层272时所使用的第二图案化光刻胶层264与形成源极252与漏极254时所使用的第一图案化光刻胶层262是利用同一光掩模而形成的。因此，第一图案化介电层272的图案会相同于源极252与漏极254的图案，而借由进行不同制程条件则使得第一图案化介电层272的图案尺寸大于源极252与漏极254的图案尺寸。

详言之，图3为使用同一光掩模进行不同制程条件的微影制程的示意图。请参照图3，基板310区分成区域A与区域B，且基板310上涂布有光刻胶材料，而光掩模320上具有一图案322。利用光掩模320对区域A上的光刻胶材料进行第一微影制程后，可在基板310上形成图案化光刻胶312。另外，利用同一光掩模320对区域B上的光刻胶材料进行第二微影制程，则会在基板310上形成图案化光刻胶314。其中，第二微影制程的制程条件(例如曝光量、光刻胶厚度、预烤温度等)与第一微影制程的制程条件不同。由图3可知，使用同一光掩模进行微影制程可使图案化光刻胶312与314具有相同的图案，却因为制程条件不同而使图案化光刻胶312与314具有不同的图案尺寸。

假设本实施例的第一图案化光刻胶层262与第二图案化光刻胶层264分别为上述的图案化光刻胶312与图案化光刻胶314。以第一图案化光刻胶层262以及第二图案化光刻胶层264作为掩模，所分别形成的源极252与漏极254以及第一图案化介电层272也会具有相同的图案与不同的图案尺寸。

综上所述，本发明的像素结构的制造方法及其像素结构至少具有以下所述的优点：

1.本发明的像素结构中采用铜或是铜合金做为源极、漏极以及线路层等导体层的材质，可以避免信号传输时发生电阻电容延迟(RC delay)的现象。

2.本发明的像素结构的制造方法，利用第一图案化介电层将源极与漏极(如铜或铜合金)包覆，可避免构成源极与漏极的金属离子在进行背沟道蚀刻时，被等离子击出而扩散至半导体层中。

3.本发明的像素结构使其薄膜晶体管保有良好的电性特性，而可提升像素结构的品质。

4.本发明的像素结构的制造方法中，第二图案化介电层的制作过程不需另外增添新的光掩模，因此不会增加制程成本。

虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的修改和完善，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (10)

1.一种像素结构的制造方法，其特征在于包括：

形成一栅极于一基板上；

形成一栅绝缘层于该基板上，且该栅绝缘层覆盖该栅极；

形成一半导体层于该栅绝缘层上，且该半导体层位于该栅极上方；

形成一欧姆接触层于该半导体层上；

形成一导体层于该欧姆接触层上；

形成一第一图案化光刻胶层于该导体层上；

以该第一图案化光刻胶层为掩模，移除部分该导体层，以形成一源极与一漏极，并暴露出该栅极上方的部分该欧姆接触层；

移除该第一图案化光刻胶层；

形成一第一介电材料层于该源极与该漏极以及该源极与该漏极所暴露的该欧姆接触层上；

形成一第二图案化光刻胶层于该第一介电材料层上，其中形成该第二图案化光刻胶层时所使用的光掩模与形成该第一图案化光刻胶层时所使用的光掩模相同，并且借由调整一制程条件，使该第二图案化光刻胶层的图案尺寸大于该第一图案化光刻胶层的图案尺寸；

以该第二图案化光刻胶层为掩模，移除部分该第一介电材料层以及部分该欧姆接触层，以形成一第一图案化介电层，其中该第一图案化介电层完整地覆盖该源极与该漏极，并暴露出该源极与该漏极之间的该半导体层；

移除该第二图案化光刻胶层；

形成一第二介电材料层于该第一图案化介电层、该半导体层以及该栅绝缘层上；

移除部分该第一图案化介电层与部分该第二介电材料层，以形成一第二图案化介电层，其中该第一图案化介电层具有一第一开口，而第二图案化介电层具有一第二开口，且该第二开口暴露出该第一开口所暴露出的该漏极；以及

形成一像素电极于该第二图案化介电层上，且该像素电极电性连接该第一开口以及该第二开口所暴露出的该漏极。

2.如权利要求1所述的像素结构的制造方法，其特征在于，该制程条件包括曝光量、光刻胶厚度、预烤温度及其组合。

3.如权利要求1所述的像素结构的制造方法，其特征在于，该源/漏极材料层的材质包括铜或是铜合金。

4.如权利要求1所述的像素结构的制造方法，其特征在于，该第一介电材料层的材质包括氮化硅、氧化硅或氮氧化硅。

5.如权利要求1所述的像素结构的制造方法，其特征在于，该第一图案化介电层的厚度介于150纳米～500纳米之间。

6.如权利要求1所述的像素结构的制造方法，其特征在于，移除部分该欧姆接触层的方法包括等离子蚀刻制程。

7.一种像素结构，适于配置于一基板上，其特征在于该像素结构包括：

一栅极，配置于该基板上；

一栅绝缘层，配置于该基板上，并覆盖住该栅极；

一半导体层，配置于该栅绝缘层上，并位于该栅极上方；

一欧姆接触层，配置于该半导体层上，并暴露出部分该半导体层；

一源极与一漏极，配置于该欧姆接触层上，并暴露出该欧姆接触层所暴露出的该半导体层；

一第一图案化介电层，配置于该源极与该漏极上，并包覆该栅极上方的该源极与该漏极，其中该第一图案化介电层暴露出该欧姆接触层所暴露出的该半导体层，且该第一图案化介电层具有一第一开口，暴露出部份该漏极；

一第二图案化介电层，覆盖该第一图案化介电层、该半导体层以及该栅绝缘层，且该第二图案化介电层具有一第二开口，暴露出该第一开口所暴露出的该漏极；以及

一像素电极，配置于该第二图案化介电层上，且该像素电极电性连接该第一开口以及该第二开口所暴露出的该漏极。

8.如权利要求7所述的像素结构，其特征在于，该第一图案化介电层的图案相同于该源极与该漏极的图案，且该第一图案化介电层的图案尺寸大于该源极与该漏极的图案尺寸。

9.如权利要求7所述的像素结构，其特征在于，该源极与该漏极的材质包括铜或是铜合金。

10.如权利要求7所述的像素结构，其特征在于，该第一图案化介电层的材质包括氮化硅、氧化硅或氮氧化硅。

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