CN101416317B - 蚀刻的纳米鳍晶体管 - Google Patents

蚀刻的纳米鳍晶体管 Download PDF

Info

Publication number
CN101416317B
CN101416317B CN2007800121748A CN200780012174A CN101416317B CN 101416317 B CN101416317 B CN 101416317B CN 2007800121748 A CN2007800121748 A CN 2007800121748A CN 200780012174 A CN200780012174 A CN 200780012174A CN 101416317 B CN101416317 B CN 101416317B
Authority
CN
China
Prior art keywords
fin
encirclement
grid
gate
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2007800121748A
Other languages
English (en)
Other versions
CN101416317A (zh
Inventor
伦纳德·福布斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US11/397,358 external-priority patent/US8354311B2/en
Priority claimed from US11/397,406 external-priority patent/US20070228491A1/en
Priority claimed from US11/397,430 external-priority patent/US8734583B2/en
Priority claimed from US11/397,413 external-priority patent/US7491995B2/en
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Priority claimed from PCT/US2007/008400 external-priority patent/WO2007114927A1/en
Publication of CN101416317A publication Critical patent/CN101416317A/zh
Application granted granted Critical
Publication of CN101416317B publication Critical patent/CN101416317B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y10S977/762—Nanowire or quantum wire, i.e. axially elongated structure having two dimensions of 100 nm or less
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/936—Specified use of nanostructure for electronic or optoelectronic application in a transistor or 3-terminal device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明标的物的一方面涉及一种用于形成晶体管的方法。根据一实施例，从晶体衬底形成鳍。在所述衬底中在所述鳍下方形成第一源极/漏极区。围绕所述鳍形成包围栅极绝缘体。围绕所述鳍形成包围栅极并通过所述包围栅极绝缘体而与所述鳍分离。在所述鳍的顶部部分中形成第二源极/漏极区。各种实施例在所述衬底上的层中蚀刻孔，在所述孔中形成侧壁间隔物，从所述侧壁间隔物形成鳍图案，以及使用对应于所述鳍图案的掩模蚀刻进入所述晶体衬底以从所述衬底形成所述鳍。本文还提供其它方面。

Description

蚀刻的纳米鳍晶体管
相关申请案的交叉参考
特此主张以下申请案的优先权：2006年4月4日申请的标题为“具有包围栅极的纳米线晶体管”(“Nanowire Transistor With Surrounding Gate，”)的第11/397,527号美国申请案；2006年4月4日申请的标题为“生长的纳米鳍晶体管”(“Grown NanofinTransistors，”)的第11/397,430号美国申请案；2006年4月4日申请的标题为“具有纳米鳍晶体管的DRAM”(“DRAM With Nanofin Transistors，”)的第11/397,413号美国申请案；以及2006年4月4日申请的标题为“具有亚光刻通道的隧穿晶体管”(“TunnelingTransistor With Sublithographic Channel，”)的第11/397,406号美国申请案，上述申请案以引用的方式并入本文。
技术领域
本发明大体上涉及半导体装置，且更特定来说涉及纳米鳍晶体管(nanofintransistor)。
背景技术
半导体行业存在市场驱动的减小例如晶体管等装置的尺寸以及增加衬底上装置密度的需要。一些产品目标包含较低功率消耗、较高性能以及较小尺寸。图1说明以因数k缩小的多种装置参数的一般趋势和关系。对沟道长度小于0.1微米(100nm或1000
Figure G2007800121748D0001150924QIETU
)的亚微区的连续缩小的MOSFET技术在常规晶体管结构中引起显著问题。举例来说，结深度应比沟道长度小得多。因此，参看图1说明的晶体管100，针对近似1000
Figure 2007800121748100002G2007800121748D0001150924QIETU
长的沟道长度102，结深度101应大约为几百埃。此类浅结难以通过常规植入和扩散技术形成。需要极高等级的沟道掺杂来抑制短沟道效应，例如漏极感应势垒降低、阈值电压下降以及亚阈值导电。亚阈值导电在DRAM技术中尤其成问题，因为其减少了电容器单元上的电荷存储保持时间。这些极高的掺杂等级导致泄漏增加且载流子迁移率减小。因此，由于归因于较高掺杂的较低载流子迁移率和较高泄漏而无法获得归因于较短沟道的预期改善的性能。
泄漏电流是低电压和较低功率电池操作的CMOS电路和系统中且尤其是DRAM电路中的显著问题。阈值电压量值较小而实现重要的过驱动和合理的切换速度。然而如图2说明，小阈值电压会导致相对大的亚阈值泄漏电流。
一些建议的解决此问题的设计使用具有超薄主体的晶体管或表面空间电荷区随其它晶体管尺寸缩小而缩小的晶体管。还建议双重栅或双栅晶体管结构来缩小晶体管。如行业中通常使用，“双重栅”指具有可用单独且独立电压驱动的前栅极和后栅极的晶体管，且“双栅”指两个栅极在相同电位时驱动的结构。双栅装置结构的实例是鳍式场效应晶体管(FinFET)。还建议“三栅”结构和包围栅极结构。在“三栅”结构中，栅极在沟道的三个侧面上。在包围栅极结构中，栅极包围或环绕晶体管沟道。包围栅极结构提供对晶体管沟道的合意的控制，但此结构在实践中难以实现。
图3说明具有漏极、源极以及通过栅极绝缘体与半导体主体分离的前栅极和后栅极的双重栅MOSFET，且还说明由漏极产生的电场。双重栅和/或双栅MOSFET的一些特性优于常规块状硅MOSFET，因为与单个栅极相比，两个栅极较好地使沟道的源极端屏蔽于由漏极电极产生的电场。包围栅极进一步使源极屏蔽于由漏极电极产生的电场。因此，改善了亚阈值泄漏电流特性，因为当双重栅和/或双栅MOSFET断开时，亚阈值电流随着栅极电压减小而较快地减小。图4大体上说明双重栅、双栅或包围栅极MOSFET与常规块状硅MOSFET的亚阈值特性相比的改善的亚阈值特性。
图5A到5C说明常规鳍式场效应晶体管。图5A说明鳍式场效应晶体管的俯视图，且图5B说明鳍式场效应晶体管的沿着线5B-5B的端视图。说明的鳍式场效应晶体管503包含第一源极/漏极区504、第二源极/漏极区505以及在第一与第二源极/漏极区之间延伸的硅鳍506。硅鳍充当晶体管主体，其中第一与第二源极/漏极区之间的沟道是水平的。例如氧化硅的栅极绝缘体507形成于鳍上，且栅极508在氧化物形成于鳍上之后形成于鳍上。说明的常规鳍式场效应晶体管的鳍形成于埋入氧化物509上。图5C说明用于制造鳍式场效应晶体管的鳍的常规蚀刻技术。如图5C说明，鳍宽度通过光刻或电子束光刻和蚀刻来界定。因此，鳍宽度初始为最小特征尺寸(1F)。鳍的宽度随后通过氧化或蚀刻而减小，如箭头510说明。
发明内容
本发明标的物的方面使用侧壁间隔物技术来将超薄纳米鳍蚀刻到晶片中，并使用这些经蚀刻的纳米鳍制造具有包围栅极的纳米鳍晶体管。各种实施例在硅衬底中蚀刻硅纳米鳍。将硅纳米鳍用作CMOS晶体管的主体区，其中晶体管主体的厚度与沟道长度均具有小于光刻尺寸的尺寸。举例来说，一些实施例提供具有大约20nm到50nm厚度的超薄纳米鳍。
本发明标的物的一方面涉及一种用于形成晶体管的方法。根据一实施例，从晶体衬底形成鳍。在所述衬底中在所述鳍下方形成第一源极/漏极区。围绕所述鳍形成包围栅极绝缘体。围绕所述鳍形成包围栅极并通过所述包围栅极绝缘体而与所述鳍分离。在所述鳍的顶部部分中形成第二源极/漏极区。各种实施例在所述衬底上的层中蚀刻孔，在所述孔中形成侧壁间隔物，从所述侧壁间隔物形成鳍图案，以及使用对应于所述鳍图案的掩模来蚀刻进入所述晶体衬底以从所述衬底形成所述鳍。
一方面涉及一种晶体管。一晶体管实施例包含：晶体衬底，其中蚀刻有沟槽以从所述衬底形成晶体半导体鳍；第一源极/漏极区，其在所述晶体衬底中形成于所述鳍的底部，以及第二源极/漏极区，其形成于所述鳍的顶部部分中以在所述第一与第二源极/漏极区之间的所述鳍中界定垂直定向的沟道区。所述晶体管还包含：栅极绝缘体，其围绕所述鳍形成；以及包围栅极，其围绕所述鳍形成且通过所述栅极绝缘体与所述鳍分离。所述鳍具有小于最小特征尺寸的横截面尺寸。
从以下对本发明标的物的描述和参考图式将明了这些和其它方面、实施例、优点和特征。
附图说明
图1说明以因数k缩小的多种装置参数的一般趋势和关系。
图2说明常规硅MOSFET中的亚阈值泄漏。
图3说明具有漏极、源极、通过栅极绝缘体与半导体主体分离的前栅极和后栅极的双重栅MOSFET，以及由漏极产生的电场。
图4大体上说明双重栅、双栅和包围栅极MOSFET与常规块状硅MOSFET的亚阈值特性相比的改善的亚阈值特性。
图5A到5C说明常规鳍式场效应晶体管。
图6A到6L说明根据本发明标的物的各种实施例的用于形成纳米鳍晶体管的过程。
图7说明根据各种实施例的用于纳米鳍晶体管阵列的纳米鳍布局的俯视图。
图8说明根据本发明标的物的各种实施例的制造纳米鳍晶体管的过程。
图9说明根据本发明标的物的各种实施例的从晶体衬底形成鳍的过程。
图10是根据本发明标的物的各种实施例的存储器装置的各种实施例的高级组织的简化框图。
图11说明根据各种实施例的具有一个或一个以上纳米鳍晶体管的电子系统的图。
图12描绘具有控制器和存储器的系统的实施例的图。
具体实施方式
以下具体实施方式涉及附图，附图以说明的方式展示可实践本发明标的物的特定方面和实施例。充分详细描述这些实施例以使所属领域的技术人员能够实践本发明标的物。本发明标的物的各种实施例不一定相互排斥，因为一个实施例的方面可与另一实施例的方面组合。在不脱离本发明标的物的范围的情况下可利用其它实施例且可做出结构、逻辑和电气改变。在以下描述中，术语“晶片”和“衬底”可互换使用以大体上指代上面形成集成电路的任何结构，且还指代在集成电路制造的各个阶段期间的此类结构。两个术语均包含掺杂和未掺杂半导体、支撑半导体或绝缘材料上的半导体的外延层、此类层的组合以及此项技术中已知的其它此类结构。本申请案中使用的术语“水平”界定为平行于晶片或衬底的常规平面或表面的平面，无论晶片或衬底的定向如何。术语“垂直”指代垂直于上文界定的水平的方向。例如“在...上”、“侧面”、“较高”、“较低”、“上方”和“下方”的前置词是相对于在晶片或衬底的顶面上的常规平面或表面而界定的，无论晶片或衬底的定向如何。因此，以下具体实施方式不应以限制性意义来理解，且本发明的范围仅由所附权利要求书以及此权利要求书具有的等效物的完整范围来界定。
本文揭示纳米鳍晶体管以及将纳米鳍蚀刻到衬底或晶片中并用于制作单晶体纳米鳍晶体管的制造技术。以下论述涉及硅纳米鳍实施例。在阅读和理解本发明之后，所属领域的技术人员将了解如何使用其它半导体来形成纳米鳍。本发明标的物的方面提供具有垂直沟道的纳米鳍晶体管，其中在鳍的底部存在第一源极/漏极区，在鳍的顶部存在第二源极/漏极区。图6A到6L说明根据本发明标的物的各种实施例形成纳米鳍晶体管的过程。
将氮化硅沉积在硅晶片上，且用非晶硅(a-硅)层覆盖氮化硅。图6A说明在非晶硅613中界定孔612且形成侧壁间隔物614之后的结构611的侧视图。孔612延伸到氮化硅层615，该层置于例如硅晶片的衬底616上。各种实施例通过氧化非晶硅来形成侧壁间隔物。图6B说明在用厚非晶硅层616覆盖结构之后结构611的侧视图。图6C说明在将结构平面化(如箭头说明)至少达到移除非晶硅顶部上的氧化物的程度之后的结构611。可使用例如化学机械抛光(CMP)工艺来平面化所述结构。这留下暴露于表面上的氧化物614的伸长矩形图案，也称为“跑道”(racetrack)图案。图案线的宽度由氧化物厚度而不是遮蔽和光刻来确定。举例来说，根据各种实施例，氧化物厚度可在大约20nm到50nm的范围内。
图6D说明跑道图案上的掩模，其选择性覆盖氧化物的部分并暴露氧化物的其它部分。由阴影条说明的暴露的氧化物部分被移除。执行例如氢氧化钾(KOH)蚀刻的蚀刻工艺以移除非晶硅。氧化物或在图6D说明的掩蔽和蚀刻之后保留的氧化物的部分在蚀刻期间保护氮化物。在移除非晶硅之后可蚀刻氮化物615，随后进行方向性硅蚀刻，其将晶片616蚀刻到氮化物层下方的预定深度。氮化物图案保护局部硅区域免于蚀刻，导致硅的硅鳍617从硅晶片的现在较低的表面突出，如图6E说明。图6F和6G说明在鳍的顶部和鳍的底部处的沟槽用掺杂剂植入之后的结构的俯视图和侧视图。如图6F说明，沟槽中的掺杂剂形成导电线618(例如，源极线)。掺杂剂还在鳍的底部或底部部分处形成源极/漏极区。因为鳍极薄，所以沟槽中的掺杂能够在鳍下方完全扩散。条可在行或列方向上。
图6H说明在围绕鳍617形成栅极绝缘体619且围绕栅极绝缘体形成并通过栅极绝缘体与鳍分离栅极材料620之后的结构611。举例来说，一实施例使用热氧化工艺来氧化硅鳍。根据各个实施例，栅极材料620可以是多晶硅或金属。
图6I和6J分别说明第一阵列实施例的俯视图和沿着线6J-6J的横截面图。结构611用绝缘体621(例如，氧化物)回填，且在鳍的侧面上产生沟槽。可沉积并方向性蚀刻例如多晶硅或金属的栅极布线材料622以仅保留在侧壁上并接触用于鳍的包围栅极620。可蚀刻栅极材料和栅极布线材料以使其凹入鳍的顶部下方。整个结构可再次用氧化物回填并平面化以在表面上仅留下氧化物。接着可蚀刻接触开口和漏极掺杂区到达柱和经植入的漏极区的顶部，且通过常规技术制成与漏极区的金属接触件。在此情况下，金属布线可在“x方向”上行进，且埋入的源极布线可垂直于图解中的纸张平面而行进。
图6K和6L分别说明第二阵列实施例的俯视图和沿着线6L-6L的横截面图。结构611用绝缘体621(例如，氧化物)回填，且在“y方向”上于鳍617的侧面上产生沟槽。可沉积并方向性蚀刻例如多晶硅或金属的栅极布线材料622以仅保留在侧壁上并接触鳍上的栅极。可蚀刻栅极材料和栅极布线材料以使其凹入鳍的顶部下方。整个结构可用绝缘体(例如，氧化物)回填并平面化以在表面上仅留下氧化物。接着可蚀刻接触开口和漏极掺杂区到达柱和经植入的漏极区的顶部，且通过常规技术制成与漏极区的金属接触件。在此情况下，金属布线可垂直于图解中的纸张平面而行进，且埋入的源极布线可在“x方向”上行进。
在第一和第二阵列实施例中，埋入的源极/漏极可在形成包围栅极绝缘体和包围栅极之前植入。图6L说明具有漏极/源极区623和624、凹入栅极620以及源极/漏极区布线618的完成鳍结构中的一者。这些纳米鳍场效应晶体管可具有大的W/L比率且将比纳米线场效应晶体管传导更多电流。
图7说明根据各种实施例的用于纳米鳍晶体管阵列的纳米鳍布局的俯视图。图说明侧壁间隔物714的两个“跑道”，且进一步说明通过蚀刻移除的侧壁间隔物的部分。用于形成侧壁间隔物轨道的孔以最小特征尺寸(1F)形成。掩模条725具有最小特征尺寸(1F)的宽度，且以最小特征尺寸(1F)分离。在说明的布局中，纳米鳍的列具有大约2F的中心到中心间距，且纳米鳍的行具有大约1F的中心到中心间距。而且，如图7说明，由于纳米鳍由孔的壁上的侧壁间隔物形成，因此第一与第二行之间的中心到中心间距将比1F尺寸略小出对应于纳米鳍厚度的量(1F-△T)，且第二与第三行之间的中心到中心间距将比1F略大出对应于纳米鳍厚度的量(1F+△T)。大体上，第一与第二行之间的中心到中心间距将比特征尺寸间隔(NF)略小出对应于纳米鳍厚度的量(NF-△T)，且第二与第三行之间的中心到中心间距将比特征尺寸间隔(NF)略大出对应于纳米鳍厚度的量(NF+△T)。
图8说明根据本发明标的物的各种实施例的制造纳米鳍晶体管的过程。在826，从晶体衬底形成鳍。举例来说，可从例如硅晶片的晶片蚀刻鳍。在827，在衬底中在鳍的底部形成第一源极/漏极区。因为鳍较薄，所以掺杂剂能够在鳍的整个占据面积下方扩散。在828，围绕鳍形成包围栅极绝缘体，且在829，围绕鳍形成包围栅极并通过包围栅极绝缘体而与鳍分离。在830用绝缘体回填所得结构。蚀刻沟槽且邻近于并接触包围栅极而形成栅极线，如831说明。一些实施例形成与包围栅极的相对侧面接触的两个栅极线。栅极线可经定向以在纳米鳍结构的长侧上接触包围栅极，或可经定向以在纳米鳍结构的短侧上接触包围栅极。也就是说，栅极线可在列或行方向上形成。在832，在鳍的顶部部分中形成第二源极/漏极区，且在833形成用于第二源极/漏极区的接触件。
图9说明根据本发明标的物的各种实施例的例如在图8中的826说明从晶体衬底形成鳍的过程。在934在晶体衬底上形成一层，且在935在所述层中蚀刻或另外形成孔。在各种实施例中，形成于晶体衬底上的层是非晶硅层，其中氮化硅层夹在晶体衬底与非晶硅之间，且蚀刻孔到达氮化硅层。在936，在孔中抵靠界定孔外围的层的壁形成侧壁间隔物。各种实施例使非晶硅层氧化以形成侧壁间隔物。在937用第一层的材料(例如，a-硅)回填孔，且将结构平面化。在图6B和6C说明的实施例中，平面化移除非晶硅顶面上的氧化物，留下氧化物侧壁间隔物的“跑道”或矩形图案。在938，从侧壁间隔物形成鳍图案，例如，比如可使用遮蔽和蚀刻工艺来实现。在一些实施例中，所得鳍图案具有在第一方向上的对应于最小特征尺寸的第一横截面厚度，以及在正交于第一方向的第二方向上的对应于氧化物侧壁厚度且显著小于最小特征尺寸的第二横截面厚度。在939，移除所述层(例如，a-硅)，留下侧壁间隔物的鳍图案。在940使用对应于侧壁间隔物的鳍图案的掩模来蚀刻晶体衬底。各种实施例将氮化硅层蚀刻到鳍图案中，且接着在蚀刻衬底时使用氮化硅层来遮蔽具有鳍图案的晶体衬底。在941，移除掩模层(例如，氮化硅)以暴露经蚀刻的鳍的顶部。
图10是根据本发明标的物的各种实施例的存储器装置的各种实施例的高级组织的简化框图。说明的存储器装置1042包含存储器阵列1043以及读取/写入控制电路1044以经由通信线或通道1045对存储器阵列执行操作。说明的存储器装置1042可以是存储卡或存储器模块，例如单列直插存储器模块(SIMM)和双列直插存储器模块(DIMM)。在阅读和理解本发明之后，所属领域的技术人员将了解，存储器阵列和/或控制电路中的半导体组件能够使用经蚀刻的纳米鳍晶体管来制造，如上文所述。上文已描述用于这些装置的结构和制造方法。
存储器阵列1043包含若干存储器单元1046。阵列中的存储器单元排列成行和列。在各种实施例中，字线1047连接行中的存储器单元，且位线1048连接列中的存储器单元。读取/写入控制电路1044包含用以选择所需行的字线选择电路1049，用以选择所需列的位线选择电路1050以及用以针对存储器阵列1043中的选定存储器单元检测存储器状态的读取电路1051。
图11说明根据各种实施例的具有一个或一个以上纳米鳍晶体管的电子系统1152的图。电子系统1152包含控制器1153、总线1154以及电子装置1155，其中总线1154提供控制器1153与电子装置1155之间的通信通道。在各种实施例中，控制器和/或电子装置包含如本文先前论述的纳米鳍晶体管。说明的电子系统1152可包含但不限于信息处理装置、无线系统、电信系统、光纤系统、电光系统以及计算机。
图12描绘具有控制器1257和存储器1258的系统1256的实施例的图。控制器和/或存储器可包含根据各种实施例的纳米鳍晶体管。说明的系统1256还包含电子设备1259和总线1260，总线1260用于提供控制器与电子设备之间以及控制器与存储器之间的通信通道。总线可包含每一者独立配置的地址、数据总线和控制总线，或可使用共同的通信通道来提供地址、数据和/或控制，其使用由控制器调节。在一实施例中，电子设备1259可以是类似于存储器1258配置的额外存储器。一实施例可包含耦合到总线1260的一个或多个外围装置1261。外围装置可包含显示器、额外存储器或可结合控制器和/或存储器操作的其它控制装置。在一实施例中，控制器是处理器。控制器1257、存储器1258、电子设备1259以及外围装置1261中的任一者可包含根据各种实施例的纳米鳍晶体管。系统1256可包含但不限于信息处理装置、电信系统和计算机。含有本发明中描述的纳米鳍晶体管的应用包含用于存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块以及专用模块中的电子系统，且可包含多层多芯片模块。此电路可进一步为例如时钟、电视机、手机、个人计算机、汽车、工业控制系统、飞机等多种电子系统的子组件。
存储器可实现为含有根据各种实施例的纳米鳍晶体管的存储器装置。应了解，实施例同等适用于任何尺寸和类型的存储器电路，且不希望限于特定类型的存储器装置。存储器类型包含DRAM、SRAM(静态随机存取存储器)或快闪存储器。另外，DRAM可以是同步DRAM，通常称为SGRAM(同步图形随机存取存储器)、SDRAM(同步动态随机存取存储器)、SDRAM II以及DDR SDRAM(双数据速率SDRAM)。各种出现的存储器技术能够使用具有压缩应变沟道的晶体管。
本发明包含若干过程、电路图和单元结构。本发明标的物不限于特定过程顺序或逻辑布置。尽管本文已说明和描述了特定实施例，但所属领域的技术人员将了解，经计划以实现相同目的的任何布置均可代替所示的特定实施例。本申请案希望涵盖对本发明标的物的改动或变化。应了解，希望上文描述是说明性的而不是限制性的。所属领域的技术人员在审阅和理解上文描述之后将了解上述实施例和其它实施例的组合。应参考所附权利要求书以及此权利要求书具有的等效物的完整范围来确定本发明标的物的范围。

Claims (35)

1.一种用于形成晶体管的方法，其包括：
从晶体衬底形成鳍，其中形成鳍的步骤包括：
在晶体衬底上沉积材料；
通过使用具有最小特征长度的掩膜图案蚀刻所述材料以在所述材料中界定至少两个孔，其中所述材料提供围绕和界定每个所述孔的侧壁；
在围绕和界定所述孔的每个所述侧壁上形成侧壁间隔物；
从所述侧壁间隔物形成鳍图案，其中所述鳍图案提供了侧壁间隔物的阵列，其中第一行和与其邻近的第二行具有最小特征长度(F)减去鳍厚度(ΔT)的中心到中心间距，并且所述第二行与其邻近的第三行具有鳍厚度(ΔT)加上最小特征长度(F)的中心到中心间距；以及；
使用所述鳍图案作为掩膜，蚀刻所述晶体衬底以形成所述鳍；
其中所述鳍具有在第一方向上的对应于所述最小特征长度的横截面厚度以及在正交于所述第一方向的第二方向上的小于所述最小特征长度的横截面厚度；
在所述衬底中在所述鳍下方形成第一源极/漏极区；
围绕所述鳍形成包围栅极绝缘体；
围绕所述鳍形成包围栅极并通过所述包围栅极绝缘体而与所述鳍分离；以及
在所述鳍的顶部部分中形成第二源极/漏极区。
2.根据权利要求1所述的方法，其中从晶体衬底形成鳍包含从晶体硅衬底形成鳍。
3.根据权利要求1所述的方法，其中在所述衬底中在所述鳍下方形成第一源极/漏极区包含在邻近于所述衬底的沟槽中植入掺杂剂并在所述鳍下方扩散所述掺杂剂。
4.根据权利要求3所述的方法，其中扩散包含将所述掺杂剂扩散到所述鳍的底部部分中。
5.根据权利要求1所述的方法，其中形成包围栅极绝缘体包含形成氧化硅。
6.根据权利要求1所述的方法，其中形成包围栅极包含形成多晶硅栅极。
7.根据权利要求1所述的方法，其进一步包括将所述包围栅极凹入以使得所述包围栅极具有小于所述鳍的高度的高度。
8.根据权利要求1所述的方法，其进一步包括形成邻近于所述包围栅极且与所述包围栅极接触的栅极接触件。
9.根据权利要求1所述的方法，其进一步包括形成邻近于所述包围栅极且与所述包围栅极接触的至少一个栅极线。
10.根据权利要求9所述的方法，其中形成邻近于所述包围栅极且与所述包围栅极接触的至少一个栅极线包含形成邻近于所述包围栅极的第一侧面且与所述包围栅极的第一侧面接触的第一栅极线以及邻近于所述包围栅极的第二侧面且与所述包围栅极的第二侧面接触的第二栅极线，所述第一和第二侧面定位在所述鳍的相对侧面上。
11.根据权利要求9所述的方法，其中所述鳍具有带有短边和长边的矩形占据面积，其中形成邻近于所述包围栅极且与所述包围栅极接触的至少一个栅极线包含形成栅极线以在所述长边上接触所述包围栅极。
12.根据权利要求9所述的方法，其中所述鳍具有带有短边和长边的矩形占据面积，其中形成邻近于所述包围栅极且与所述包围栅极接触的至少一个栅极线包含形成栅极线以在所述短边上接触所述包围栅极。
13.一种用于形成晶体管的方法，其包括：
从晶体硅衬底蚀刻鳍，其中形成鳍的步骤包括：
在晶体衬底上沉积材料；
通过使用具有最小特征长度的掩膜图案蚀刻所述材料以在所述材料中界定至少两个孔，其中所述材料提供围绕和界定每个所述孔的侧壁；
在围绕和界定所述孔的每个所述侧壁上形成侧壁间隔物；
从所述侧壁间隔物形成鳍图案，其中所述鳍图案提供了侧壁间隔物的阵列，其中第一行和与其邻近的第二行具有最小特征长度(F)减去鳍厚度(ΔT)的中心到中心间距，并且所述第二行与其邻近的第三行具有鳍厚度(ΔT)加上最小特征长度(F)的中心到中心间距；以及；
使用所述鳍图案作为掩膜，蚀刻所述晶体衬底以形成所述鳍；
其中所述鳍具有在第一方向上的对应于所述最小特征长度的横截面厚度以及在正交于所述第一方向的第二方向上的小于所述最小特征长度的横截面厚度；
在所述衬底中在所述鳍下方形成第一源极/漏极区；
围绕所述鳍形成包围栅极氧化物；
围绕所述鳍形成多晶硅包围栅极并通过所述包围栅极氧化物而与所述鳍分离；以及
在所述鳍的顶部部分中形成第二源极/漏极区。
14.根据权利要求13所述的方法，其中形成包围栅极氧化物包含热学氧化从所述晶体硅衬底蚀刻的所述鳍。
15.一种用于形成晶体管的方法，其包括：
从晶体硅衬底蚀刻鳍，所述鳍具有在第一方向上的对应于最小特征长度的横截面厚度以及在正交于所述第一方向的第二方向上的小于所述最小特征长度的横截面厚度，其中蚀刻鳍包含：
在所述衬底上的层中蚀刻至少两个孔，其中蚀刻所述至少两个孔包括使用具有最小特征长度的掩膜图案来蚀刻所述至少两个孔；
在所述孔中形成侧壁间隔物；
从所述侧壁间隔物形成鳍图案，其中所述鳍图案提供了侧壁间隔物的阵列，其中第一行和与其邻近的第二行具有最小特征长度(F)减去鳍厚度(ΔT)的中心到中心间距，并且所述第二行与其邻近的第三行具有鳍厚度(ΔT)加上最小特征长度(F)的中心到中心间距；以及；以及
使用对应于所述鳍图案的掩模蚀刻进入所述晶体衬底以从所述衬底形成所述鳍；
在所述衬底中在所述鳍下方形成第一源极/漏极区；
围绕所述鳍形成包围栅极绝缘体；
围绕所述鳍形成包围栅极并通过所述包围栅极绝缘体而与所述鳍分离；以及
在所述鳍的顶部部分中形成第二源极/漏极区。
16.根据权利要求15所述的方法，其中形成包围栅极绝缘体包含热学氧化从所述晶体硅衬底蚀刻的所述鳍。
17.根据权利要求15所述的方法，其中形成包围栅极包含蚀刻所述栅极以使得所述栅极的顶部在所述鳍的顶面下方。
18.一种用于形成晶体管阵列的方法，其包括：
在硅晶片上形成氮化物层；
在所述氮化物层上形成非晶硅层；
在所述非晶硅层中图案化并蚀刻至少一个孔，其中图案化包括使用具有最小特征长度的掩膜图案来图案化所述至少一个孔，及蚀刻包括使用所述掩膜图案蚀刻所述至少一个孔；
氧化所述非晶硅层，其导致所述非晶硅层的侧壁上的氧化物侧壁间隔物；
用非晶硅回填所述孔；
进行平面化以暴露所述氧化物侧壁；
将所述氧化物侧壁图案化和蚀刻成鳍图案，其中所述鳍图案提供了侧壁间隔物的阵列，其中第一行和与其邻近的第二行具有最小特征长度(F)减去鳍厚度(ΔT)的中心到中心间距，并且所述第二行与其邻近的第三行具有鳍厚度(ΔT)加上最小特征长度(F)的中心到中心间距；以及；
移除所述非晶硅；
蚀刻所述氮化物层，在所述氧化物侧壁的鳍图案下方留下氮化物的鳍图案；
使用所述氮化物的鳍图案作为掩模来蚀刻所述硅晶片，以从所述硅晶片蚀刻硅鳍，其中每一个所述硅鳍具有在第一方向上的对应于所述最小特征长度的横截面厚度以及在正交于所述第一方向的第二方向上的小于所述最小特征长度的横截面厚度；
植入掺杂剂并扩散所述掺杂剂以在所述经蚀刻的硅鳍下方形成导电线，所述掺杂剂提供用于所述硅鳍的第一源极/漏极区；
在所述硅鳍上形成包围栅极绝缘体；
围绕所述硅鳍形成包围栅极且通过所述包围栅极绝缘体与所述硅鳍分离；
形成邻近于所述阵列中的邻近晶体管的所述包围栅极且与所述包围栅极接触的栅极线；以及
形成用于所述硅鳍的第二源极/漏极区。
19.根据权利要求18所述的方法，其中形成包围栅极绝缘体包含热学氧化从所述晶体硅衬底蚀刻的所述硅鳍。
20.根据权利要求18所述的方法，其中形成包围栅极包含形成多晶硅栅极。
21.一种晶体管，其包括：
晶体衬底，其中蚀刻有沟槽以从所述衬底形成晶体半导体鳍，所述鳍具有小于最小特征尺寸的横截面尺寸；
第一源极/漏极区，其在所述晶体衬底中形成于所述鳍的下方，以及第二源极/漏极区，其形成于所述鳍的顶部部分中以在所述第一与第二源极/漏极区之间的所述鳍中界定垂直定向的沟道区；
栅极绝缘体，其围绕所述鳍形成；以及
包围栅极，其围绕所述鳍形成且通过所述栅极绝缘体与所述鳍分离，其中第一行和邻近的第二行具有最小特征尺寸间隔(NF)减去所述鳍结构的厚度的中心到中心间距，且所述第二行和邻近的第三行具有所述最小特征尺寸间隔(NF)加上所述鳍结构的所述厚度的中心到中心间距。
22.根据权利要求21所述的晶体管，其中所述晶体衬底包含硅。
23.根据权利要求21所述的晶体管，其中所述晶体衬底是晶体硅晶片。
24.根据权利要求21所述的晶体管，其中所述包围栅极绝缘体包含氧化硅。
25.根据权利要求21所述的晶体管，其中所述包围栅极包含多晶硅。
26.根据权利要求21所述的晶体管，其中所述包围栅极包含金属。
27.一种晶体管，其包括：
晶体硅晶片，其中蚀刻有沟槽以从所述晶片形成晶体半导体鳍，所述鳍具有在第一方向上的小于最小特征尺寸的横截面尺寸以及在正交于所述第一方向的第二方向上的对应于所述最小特征尺寸的横截面尺寸；
第一源极/漏极区，其在所述晶体晶片中形成于所述鳍的下方，以及第二源极/漏极区，其形成于所述鳍的顶部部分中以在所述第一与第二源极/漏极区之间的所述鳍中界定垂直定向的沟道区；
栅极绝缘体，其围绕所述鳍形成；以及
包围栅极，其围绕所述鳍形成且通过所述栅极绝缘体与所述鳍分离，其中第一行和邻近的第二行具有最小特征尺寸间隔(NF)减去所述鳍结构的厚度的中心到中心间距，且所述第二行和邻近的第三行具有所述最小特征尺寸间隔(NF)加上所述鳍结构的所述厚度的中心到中心间距。
28.根据权利要求27所述的晶体管，其中所述栅极绝缘体包含氧化硅。
29.根据权利要求28所述的晶体管，其中所述氧化硅栅极绝缘体是热生长氧化硅。
30.根据权利要求27所述的晶体管，其中所述包围栅极包含多晶硅包围栅极。
31.根据权利要求27所述的晶体管，其中所述包围栅极包含金属包围栅极。
32.一种半导体结构，其包括：
排列成列和行的晶体管阵列，每一晶体管包含第一源极/漏极区、在所述第一源极/漏极区上方的第二源极/漏极区以及在所述第一与第二源极/漏极区之间的垂直定向沟道区，所述沟道区形成于晶体半导体鳍中，所述鳍具有小于最小特征尺寸的横截面厚度，所述鳍是通过蚀刻沟槽以界定所述鳍而从晶体晶片形成，其中所述第一源极/漏极区形成于所述鳍的下方，每一晶体管进一步包含围绕所述鳍形成的栅极绝缘体以及围绕所述鳍形成并通过所述栅极绝缘体与所述鳍分离的包围栅极，其中第一行和邻近的第二行具有最小特征尺寸间隔(NF)减去所述鳍结构的所述厚度的中心到中心间距，且所述第二行和邻近的第三行具有所述最小特征尺寸间隔(NF)加上所述鳍结构的所述厚度的中心到中心间距。
33.据权利要求32所述的结构，其进一步包括沿着所述鳍的与所述包围栅极接触的至少一个栅极线。
34.据权利要求33所述的结构，其中所述鳍具有带有长边和短边的矩形横截面，且所述至少一个栅极线在所述短边上接触所述包围栅极。
35.据权利要求33所述的结构，其中所述至少一个栅极线包含在所述鳍的相对侧面上的两个栅极线。
CN2007800121748A 2006-04-04 2007-04-03 蚀刻的纳米鳍晶体管 Active CN101416317B (zh)

Applications Claiming Priority (11)

Application Number Priority Date Filing Date Title
US11/397,527 2006-04-04
US11/397,358 US8354311B2 (en) 2006-04-04 2006-04-04 Method for forming nanofin transistors
US11/397,406 US20070228491A1 (en) 2006-04-04 2006-04-04 Tunneling transistor with sublithographic channel
US11/397,527 US7425491B2 (en) 2006-04-04 2006-04-04 Nanowire transistor with surrounding gate
US11/397,358 2006-04-04
US11/397,430 US8734583B2 (en) 2006-04-04 2006-04-04 Grown nanofin transistors
US11/397,430 2006-04-04
US11/397,406 2006-04-04
US11/397,413 2006-04-04
US11/397,413 US7491995B2 (en) 2006-04-04 2006-04-04 DRAM with nanofin transistors
PCT/US2007/008400 WO2007114927A1 (en) 2006-04-04 2007-04-03 Etched nanofin transistors

Publications (2)

Publication Number Publication Date
CN101416317A CN101416317A (zh) 2009-04-22
CN101416317B true CN101416317B (zh) 2013-03-13

Family

ID=38559686

Family Applications (4)

Application Number Title Priority Date Filing Date
CN2007800110847A Active CN101410961B (zh) 2006-04-04 2007-04-03 生长的纳米鳍晶体管
CNA2007800120849A Pending CN101416288A (zh) 2006-04-04 2007-04-03 纳米鳍隧穿晶体管
CN2007800111642A Active CN101410963B (zh) 2006-04-04 2007-04-03 具有环绕栅极的纳米线晶体管及其制造方法
CN2007800121748A Active CN101416317B (zh) 2006-04-04 2007-04-03 蚀刻的纳米鳍晶体管

Family Applications Before (3)

Application Number Title Priority Date Filing Date
CN2007800110847A Active CN101410961B (zh) 2006-04-04 2007-04-03 生长的纳米鳍晶体管
CNA2007800120849A Pending CN101416288A (zh) 2006-04-04 2007-04-03 纳米鳍隧穿晶体管
CN2007800111642A Active CN101410963B (zh) 2006-04-04 2007-04-03 具有环绕栅极的纳米线晶体管及其制造方法

Country Status (3)

Country Link
US (4) US7425491B2 (zh)
CN (4) CN101410961B (zh)
TW (1) TWI344181B (zh)

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8464299B1 (en) 2004-11-17 2013-06-11 Rockstar Consortium Us Lp Resource conservation for packet television services
US7326611B2 (en) * 2005-02-03 2008-02-05 Micron Technology, Inc. DRAM arrays, vertical transistor structures and methods of forming transistor structures and DRAM arrays
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7485908B2 (en) * 2005-08-18 2009-02-03 United States Of America As Represented By The Secretary Of The Air Force Insulated gate silicon nanowire transistor and method of manufacture
KR100790863B1 (ko) * 2005-12-28 2008-01-03 삼성전자주식회사 나노 와이어 제조 방법
US7425491B2 (en) 2006-04-04 2008-09-16 Micron Technology, Inc. Nanowire transistor with surrounding gate
US20070228491A1 (en) * 2006-04-04 2007-10-04 Micron Technology, Inc. Tunneling transistor with sublithographic channel
US8734583B2 (en) * 2006-04-04 2014-05-27 Micron Technology, Inc. Grown nanofin transistors
US8354311B2 (en) * 2006-04-04 2013-01-15 Micron Technology, Inc. Method for forming nanofin transistors
US7491995B2 (en) 2006-04-04 2009-02-17 Micron Technology, Inc. DRAM with nanofin transistors
US7667260B2 (en) * 2006-08-09 2010-02-23 Micron Technology, Inc. Nanoscale floating gate and methods of formation
US7999251B2 (en) * 2006-09-11 2011-08-16 International Business Machines Corporation Nanowire MOSFET with doped epitaxial contacts for source and drain
US7893476B2 (en) * 2006-09-15 2011-02-22 Imec Tunnel effect transistors based on silicon nanowires
EP1900681B1 (en) * 2006-09-15 2017-03-15 Imec Tunnel Field-Effect Transistors based on silicon nanowires
KR100866966B1 (ko) * 2007-05-10 2008-11-06 삼성전자주식회사 비휘발성 메모리 소자, 그 제조 방법 및 반도체 패키지
US8633537B2 (en) 2007-05-25 2014-01-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US20090179253A1 (en) 2007-05-25 2009-07-16 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US9449831B2 (en) 2007-05-25 2016-09-20 Cypress Semiconductor Corporation Oxide-nitride-oxide stack having multiple oxynitride layers
US8940645B2 (en) 2007-05-25 2015-01-27 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US7892956B2 (en) * 2007-09-24 2011-02-22 International Business Machines Corporation Methods of manufacture of vertical nanowire FET devices
US7897494B2 (en) * 2008-06-24 2011-03-01 Imec Formation of single crystal semiconductor nanowires
DE102008030853B4 (de) * 2008-06-30 2014-04-30 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Dreidimensionaler Transistor mit einer Doppelkanal-Konfiguration
KR101417764B1 (ko) * 2008-09-26 2014-07-09 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법
US7816275B1 (en) * 2009-04-03 2010-10-19 International Business Machines Corporation Gate patterning of nano-channel devices
JP5652827B2 (ja) * 2009-09-30 2015-01-14 国立大学法人北海道大学 トンネル電界効果トランジスタおよびその製造方法
US8368127B2 (en) * 2009-10-08 2013-02-05 Globalfoundries Singapore Pte., Ltd. Method of fabricating a silicon tunneling field effect transistor (TFET) with high drive current
EP2315239A1 (en) * 2009-10-23 2011-04-27 Imec A method of forming monocrystalline germanium or silicon germanium
US8841652B2 (en) * 2009-11-30 2014-09-23 International Business Machines Corporation Self aligned carbide source/drain FET
US20110127492A1 (en) 2009-11-30 2011-06-02 International Business Machines Corporation Field Effect Transistor Having Nanostructure Channel
US8466034B2 (en) * 2010-03-29 2013-06-18 GlobalFoundries, Inc. Method of manufacturing a finned semiconductor device structure
CN101969061A (zh) * 2010-09-27 2011-02-09 复旦大学 一种鳍型隧穿晶体管集成电路及其制造方法
CN102201343A (zh) * 2011-04-26 2011-09-28 复旦大学 纳米mos器件制备方法及纳米mos器件
CN102184961B (zh) * 2011-04-26 2017-04-12 复旦大学 一种非对称栅mos器件及其制备方法
US8728892B2 (en) * 2011-05-05 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Adaptive fin design for FinFETs
CN102214595B (zh) * 2011-05-26 2012-10-10 北京大学 一种空气为侧墙的围栅硅纳米线晶体管的制备方法
CN102254948B (zh) * 2011-07-29 2012-10-10 北京大学 一种双围栅结构的隧穿场效应晶体管及其制备方法
JP2013088862A (ja) * 2011-10-13 2013-05-13 Elpida Memory Inc レイアウトデータ作成装置及び半導体装置
CN102544105B (zh) * 2012-01-17 2015-04-15 清华大学 具有准同轴电缆结构的隧穿晶体管及其形成方法
CN102569405B (zh) * 2012-01-17 2014-02-19 清华大学 具有准同轴电缆结构的隧穿晶体管及其形成方法
KR101908355B1 (ko) 2012-03-20 2018-10-16 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9064745B2 (en) 2012-08-29 2015-06-23 International Business Machines Corporation Sublithographic width finFET employing solid phase epitaxy
US8796085B2 (en) * 2012-10-12 2014-08-05 Viktor Koldiaev Vertical super-thin body semiconductor on dielectric wall devices and methods of their fabrication
KR102050561B1 (ko) * 2012-12-18 2020-01-09 삼성디스플레이 주식회사 수직형 박막트랜지스터 및 이의 제조 방법
CN103137563A (zh) * 2013-02-20 2013-06-05 上海华力微电子有限公司 一种在垂直硅纳米线上实现的闪存结构及其制造方法
US8975123B2 (en) 2013-07-09 2015-03-10 International Business Machines Corporation Tunnel field-effect transistors with a gate-swing broken-gap heterostructure
US9306063B2 (en) * 2013-09-27 2016-04-05 Intel Corporation Vertical transistor devices for embedded memory and logic technologies
CN104900696B (zh) * 2014-03-04 2019-02-15 中芯国际集成电路制造(上海)有限公司 垂直纳米线mos晶体管及其形成方法
US9673209B2 (en) * 2014-05-16 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method for fabricating the same
CN106463350B (zh) * 2014-06-13 2019-12-20 英特尔公司 通过选择性削减规则网格的垂直沟道晶体管制造工艺
US10418271B2 (en) 2014-06-13 2019-09-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming isolation layer
CN105470258B (zh) * 2014-06-18 2020-04-24 上海华力微电子有限公司 SONOS B4-flash存储器
US9711596B2 (en) * 2014-06-24 2017-07-18 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device including a semiconductor sheet interconnecting a source region and a drain region
WO2015199655A1 (en) * 2014-06-24 2015-12-30 Intel Corporation Techniques for forming ge/sige-channel and iii-v-channel transistors on the same die
US9570612B2 (en) * 2014-06-27 2017-02-14 Taiwan Semiconductor Manufacturing Company Limited Method and structure for straining carrier channel in vertical gate all-around device
US9786774B2 (en) * 2014-06-27 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate of gate-all-around transistor
US9698261B2 (en) * 2014-06-30 2017-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical device architecture
US9318447B2 (en) 2014-07-18 2016-04-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of forming vertical structure
US9716161B2 (en) 2014-10-01 2017-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure having designed profile and method for forming the same
US9508858B2 (en) 2014-11-18 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Contacts for highly scaled transistors
US9472468B2 (en) * 2014-12-11 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Nanowire CMOS structure and formation methods
CN104617137B (zh) * 2015-01-19 2018-09-21 华为技术有限公司 一种场效应器件及其制备方法
CN106033725B (zh) * 2015-03-13 2020-10-16 联华电子股份有限公司 半导体元件及其制作工艺
US9520466B2 (en) * 2015-03-16 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate-all-around field effect transistors and methods of forming same
US9799776B2 (en) * 2015-06-15 2017-10-24 Stmicroelectronics, Inc. Semi-floating gate FET
US9825093B2 (en) * 2015-08-21 2017-11-21 Globalfoundries Inc. FinFET PCM access transistor having gate-wrapped source and drain regions
US9818873B2 (en) * 2015-10-09 2017-11-14 Globalfoundries Inc. Forming stressed epitaxial layers between gates separated by different pitches
KR102651871B1 (ko) 2016-11-29 2024-04-01 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US10592698B2 (en) 2017-03-01 2020-03-17 International Business Machines Corporation Analog-based multiple-bit chip security
US10186510B2 (en) * 2017-05-01 2019-01-22 Advanced Micro Devices, Inc. Vertical gate all around library architecture
CN108493112A (zh) * 2018-03-12 2018-09-04 浙江大学 一种叠层式多晶硅场效应晶体管器件的制造方法

Family Cites Families (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4941026A (en) 1986-12-05 1990-07-10 General Electric Company Semiconductor devices exhibiting minimum on-resistance
US5013680A (en) 1990-07-18 1991-05-07 Micron Technology, Inc. Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography
JP3219307B2 (ja) 1991-08-28 2001-10-15 シャープ株式会社 半導体装置の構造および製造方法
JP3549602B2 (ja) 1995-01-12 2004-08-04 株式会社ルネサステクノロジ 半導体記憶装置
JP3732884B2 (ja) * 1996-04-22 2006-01-11 株式会社ルネサステクノロジ 内部電源電圧発生回路、内部電圧発生回路および半導体装置
US5990509A (en) * 1997-01-22 1999-11-23 International Business Machines Corporation 2F-square memory cell for gigabit memory applications
US5874760A (en) * 1997-01-22 1999-02-23 International Business Machines Corporation 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation
US5909618A (en) 1997-07-08 1999-06-01 Micron Technology, Inc. Method of making memory cell with vertical transistor and buried word and body lines
US6150687A (en) 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
US5973356A (en) * 1997-07-08 1999-10-26 Micron Technology, Inc. Ultra high density flash memory
US6063688A (en) 1997-09-29 2000-05-16 Intel Corporation Fabrication of deep submicron structures and quantum wire transistors using hard-mask transistor width definition
US6066869A (en) 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US6747313B1 (en) 1997-12-17 2004-06-08 Hyundai Electronics Industries Co., Ltd. Thin film transistor
US6177299B1 (en) * 1998-01-15 2001-01-23 International Business Machines Corporation Transistor having substantially isolated body and method of making the same
US6097065A (en) 1998-03-30 2000-08-01 Micron Technology, Inc. Circuits and methods for dual-gated transistors
US6229161B1 (en) 1998-06-05 2001-05-08 Stanford University Semiconductor capacitively-coupled NDR device and its applications in high-density high-speed memories and in power switches
US6104068A (en) 1998-09-01 2000-08-15 Micron Technology, Inc. Structure and method for improved signal processing
US6320222B1 (en) 1998-09-01 2001-11-20 Micron Technology, Inc. Structure and method for reducing threshold voltage variations due to dopant fluctuations
DE19943390A1 (de) 1999-09-10 2001-05-03 Walter Hansch Halbleiterbauelement
US6967140B2 (en) 2000-03-01 2005-11-22 Intel Corporation Quantum wire gate device and method of making same
EP1312120A1 (en) 2000-08-14 2003-05-21 Matrix Semiconductor, Inc. Dense arrays and charge storage devices, and methods for making same
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6664143B2 (en) 2000-11-22 2003-12-16 North Carolina State University Methods of fabricating vertical field effect transistors by conformal channel layer deposition on sidewalls
US6448601B1 (en) 2001-02-09 2002-09-10 Micron Technology, Inc. Memory address and decode circuits with ultra thin body transistors
US6566682B2 (en) 2001-02-09 2003-05-20 Micron Technology, Inc. Programmable memory address and decode circuits with ultra thin vertical body transistors
US6559491B2 (en) 2001-02-09 2003-05-06 Micron Technology, Inc. Folded bit line DRAM with ultra thin body transistors
US6377070B1 (en) 2001-02-09 2002-04-23 Micron Technology, Inc. In-service programmable logic arrays with ultra thin vertical body transistors
US6424001B1 (en) 2001-02-09 2002-07-23 Micron Technology, Inc. Flash memory with ultra thin vertical body transistors
US6496034B2 (en) 2001-02-09 2002-12-17 Micron Technology, Inc. Programmable logic arrays with ultra thin body transistors
US6531727B2 (en) 2001-02-09 2003-03-11 Micron Technology, Inc. Open bit line DRAM with ultra thin body transistors
US6649476B2 (en) 2001-02-15 2003-11-18 Micron Technology, Inc. Monotonic dynamic-static pseudo-NMOS logic circuit and method of forming a logic gate array
FR2823009B1 (fr) 2001-04-02 2004-07-09 St Microelectronics Sa Procede de fabrication d'un transistor vertical a grille isolee a faible recouvrement de la grille sur la source et sur le drain, et circuit integre comportant un tel transistor
US20030008515A1 (en) 2001-07-03 2003-01-09 Tai-Ju Chen Method of fabricating a vertical MOS transistor
US6815750B1 (en) 2002-05-22 2004-11-09 Hewlett-Packard Development Company, L.P. Field effect transistor with channel extending through layers on a substrate
US6900521B2 (en) 2002-06-10 2005-05-31 Micron Technology, Inc. Vertical transistors and output prediction logic circuits containing same
US6821834B2 (en) 2002-12-04 2004-11-23 Yoshiyuki Ando Ion implantation methods and transistor cell layout for fin type transistors
US6956256B2 (en) 2003-03-04 2005-10-18 Micron Technology Inc. Vertical gain cell
US6762448B1 (en) 2003-04-03 2004-07-13 Advanced Micro Devices, Inc. FinFET device with multiple fin structures
US7041575B2 (en) 2003-04-29 2006-05-09 Micron Technology, Inc. Localized strained semiconductor on insulator
US6838322B2 (en) 2003-05-01 2005-01-04 Freescale Semiconductor, Inc. Method for forming a double-gated semiconductor device
US6855582B1 (en) 2003-06-12 2005-02-15 Advanced Micro Devices, Inc. FinFET gate formation using reverse trim and oxide polish
CN100570894C (zh) 2004-01-22 2009-12-16 国际商业机器公司 垂直鳍片场效应晶体管mos器件
US7122425B2 (en) 2004-08-24 2006-10-17 Micron Technology, Inc. Methods of forming semiconductor constructions
US7242057B2 (en) 2004-08-26 2007-07-10 Micron Technology, Inc. Vertical transistor structures having vertical-surrounding-gates with self-aligned features
US7241655B2 (en) 2004-08-30 2007-07-10 Micron Technology, Inc. Method of fabricating a vertical wrap-around-gate field-effect-transistor for high density, low voltage logic and memory array
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
KR100674914B1 (ko) 2004-09-25 2007-01-26 삼성전자주식회사 변형된 채널층을 갖는 모스 트랜지스터 및 그 제조방법
US7229895B2 (en) 2005-01-14 2007-06-12 Micron Technology, Inc Memory array buried digit line
US7326611B2 (en) 2005-02-03 2008-02-05 Micron Technology, Inc. DRAM arrays, vertical transistor structures and methods of forming transistor structures and DRAM arrays
US7120046B1 (en) 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
US7371627B1 (en) 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
US7679118B2 (en) 2005-06-13 2010-03-16 Micron Technology, Inc. Vertical transistor, memory cell, device, system and method of forming same
US7888721B2 (en) 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US20070052012A1 (en) 2005-08-24 2007-03-08 Micron Technology, Inc. Vertical tunneling nano-wire transistor
US7439576B2 (en) 2005-08-29 2008-10-21 Micron Technology, Inc. Ultra-thin body vertical tunneling transistor
US7446372B2 (en) 2005-09-01 2008-11-04 Micron Technology, Inc. DRAM tunneling access transistor
KR100660881B1 (ko) * 2005-10-12 2006-12-26 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법
US7425491B2 (en) 2006-04-04 2008-09-16 Micron Technology, Inc. Nanowire transistor with surrounding gate
US8354311B2 (en) 2006-04-04 2013-01-15 Micron Technology, Inc. Method for forming nanofin transistors
US8734583B2 (en) 2006-04-04 2014-05-27 Micron Technology, Inc. Grown nanofin transistors
US20070228491A1 (en) 2006-04-04 2007-10-04 Micron Technology, Inc. Tunneling transistor with sublithographic channel
EP2002469A1 (en) 2006-04-04 2008-12-17 Micron Technology, Inc. Nanofin tunneling transistors
US7491995B2 (en) 2006-04-04 2009-02-17 Micron Technology, Inc. DRAM with nanofin transistors
KR101025741B1 (ko) * 2008-09-02 2011-04-04 주식회사 하이닉스반도체 수직 채널 트랜지스터의 활성필라 제조방법

Also Published As

Publication number Publication date
TWI344181B (en) 2011-06-21
CN101416317A (zh) 2009-04-22
US8803229B2 (en) 2014-08-12
US20080315279A1 (en) 2008-12-25
CN101410961A (zh) 2009-04-15
US20100330759A1 (en) 2010-12-30
CN101410963B (zh) 2011-03-30
US20070232007A1 (en) 2007-10-04
CN101410963A (zh) 2009-04-15
US8134197B2 (en) 2012-03-13
US20120168855A1 (en) 2012-07-05
US7425491B2 (en) 2008-09-16
US8062949B2 (en) 2011-11-22
CN101410961B (zh) 2012-09-05
CN101416288A (zh) 2009-04-22
TW200805509A (en) 2008-01-16

Similar Documents

Publication Publication Date Title
CN101416317B (zh) 蚀刻的纳米鳍晶体管
KR101378256B1 (ko) 성장형 나노핀 트랜지스터
US8734583B2 (en) Grown nanofin transistors
US8354311B2 (en) Method for forming nanofin transistors
US20120119279A1 (en) Dram with nanofin transistors
US20070228491A1 (en) Tunneling transistor with sublithographic channel

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant