CN101408871A - 数字互相关器的高效实现方法和设备 - Google Patents

Abstract

本发明以探求信号处理中普遍存在的接收序列与已知参考序列的相似性为背景，提出了一种数字互相关运算的高效硬件实现方案。其主要思想是使接收序列的第一个数与参考序列的所有数的共轭算乘法，其结果存入随机存取存储器(RAM)，第二个数如法炮制其结果与RAM中相应位置的已存数据相加再存入其中，N(序列长度)次同样的操作后RAM中的最终数据即为互相关运算的结果，不同级别处理速度的操作由不同频率的参考时钟控制，该设备可用现场可编程门阵列(FPGA)构建。整个系统用极少的乘法器和很小的存储空间实现原本硬件实现十分庞杂的互相关运算，多时钟以及随加随存的设计极大的减少了硬件资源消耗，降低成本，同时提高了运算速度，适用于通信等信号处理领域中复数序列的互相关运算。

Description

数字互相关器的高效实现方法和设备

技术领域

本发明涉及一种数字互相关器的高效实现方法和设备，可以测量未知数字信息与已知数字信息的相关程度，在模式识别、密码分析学以及无线通信等数字信号处理领域都有广泛应用。

背景技术

在信号处理领域中，互相关(有时也称为“互协方差”)是用来表示两个信号之间相似性的一个度量，通常通过与已知信号比较用于寻找未知信号中的特性。它是两个信号之间相对于时间的一个函数，有时也称为滑动点积。相关运算的公式如下：

$r_{\mathrm{xy}}\left(m\right)=\underset{n=-\∞}{\overset{+\∞}{\mathrm{\Σ}}}x{\left(n\right)}^{*}y(n+m).$

实际中所测信号一般为有限长序列，所以计算公式可改写为：

$r_{\mathrm{xy}}\left(m\right)=\underset{n=0}{\overset{N-1}{\mathrm{\Σ}}}x{\left(n\right)}^{*}y(n+m),m=-(N-1),...,0,...,N-1,$

其中，N为序列长度，共有2N-1个相关值。

互相关器常应用于通信系统的同步环节。正交频分复用(Orthogonal FrequencyDivision Multiplexing，OFDM)通过相互正交的子载波并行传输数据，是一种高效的数据传输方式，被誉为未来移动通信技术的核心。与传统通信手段相比，采用OFDM技术的无线数据通信系统具有抗频率选择性衰落、频带利用率高等特点，能够满足人们对同时传送数据、语音和图象的要求，所以受到人们越来越广泛的关注。近几年来，OFDM在无线通信领域得到了深入研究和广泛应用，如数字音频广播(DAB)，数字视频广播(DVB)和高清晰度电视(HDTV)等。采用OFDM方案的协议有IEEE 802.11a和欧洲电信标准化协会的HIPERLAN/2等。

OFDM系统对定时和频率偏移敏感，特别是实际应用中可能与FDMA、TDMA和CDMA等多址方式结合使用时，时域和频率同步显得尤为重要。所以精确的同步措施对正确解调OFDM信号非常重要。在OFDM系统同步中，利用PN序列算整数频偏时，需要算接收序列与本地PN序列的互相关。其中，PN序列由巴克码组成，长度为N。故将巴克码扩展到，则要算序列的互相关。如果信号在时域信道传播过程中没有任何整数频偏，那么接收序列在频域中与本地PN序列副本算互相关后最大相关值应出现在中间m＝0时。实际中如果最大相关值位置有了偏移，那么即可根据偏移量估算出整数频偏。

其他通信系统如CDMA、GSM等也离不开互相关的运算。在直接序列扩频通信系统中，发射机对发送数据进行扩频，不同用户拥有不同的相互正交的扩频码。在接收端的相关器中，接收序列与本地参考扩频序列算互相关，从而确定用户，并去掉扩频码，恢复原始数据。

OFDM系统和CDMA系统很多采用MQAM调制方式，其资源利用率高，QAM调制出的数据为复数。传输数据为复数的通信系统将成为一个趋势。复数的互相关器也是不可或缺的。如果系统调制方式采用MPSK等，即如果传输的是实数，那么要算实数序列的互相关。此数字互相关器同样适用，也可通过去掉复数乘法和虚部的相关器件，很容易的简化成实数互相关器。

模式识别主要是对语音波形、地震波、心电图、脑电图、图片、照片、文字、符号、生物的传感器等对象进行测量的具体模式进行分类和辨识，是信息科学和人工智能的重要组成部分。基于模板匹配的人脸识别方法大多是用归一化互相关，直接计算两幅图像之间的匹配程度。

发明内容

本发明目的是适应信号处理领域对互相关器的广泛需求，提出了一种数字互相关运算的高效实现方案。该系统由多参考时钟控制，用RAM、乘法器、加法器等一些简单而少量的资源实现原本硬件实现十分庞杂的相关算法，其各部分可用现场可编程门阵列(FPGA)构建，极大的减少了硬件资源消耗，降低成本，同时提高运算速度，具有广泛的适用性和实用价值。

本发明的技术方案：

接收序列的第一个数与参考序列的所有数的共轭进行复数的乘法运算，其结果分实部和虚部分别存入两个RAM的第一个地址至第N(序列长度)个地址；第二个数如法炮制其结果与RAM中第二个地址至第N+1个地址的已存数据相加再将结果存入其中；依此类推，第k个数与参考序列共轭相乘后，乘积结果与RAM中第k个地址至第k+N-1个地址的已存数据相加再存入其中。这样，接收完N个数后，RAM中的最终数据即为互相关运算的结果。系统中不同级别处理速度的操作由不同频率的参考时钟控制，接收数据的控制时钟频率相对最低，控制参考数据产生的时钟频率高于接收数据的时钟，存取乘积结果的RAM的控制时钟最高。

本发明的有益效果：

本发明设计了一种高效的数字互相关器，用极少的乘法器和很小的存储空间等实现原本硬件实现十分庞杂的互相关运算，多时钟以及随加随存的设计极大的减少了硬件资源消耗，降低成本，同时提高了运算速度，适用于通信等信号处理领域。

附图说明

图1是数字互相关器的工作原理示意图

图2是数字互相关器的结构框图

图3是复数乘法部分的结构框图

图4是实数互相关器的结构框图

具体实施方式

以下结合附图和通过实施例对本发明的具体实施方式作进一步说明：

这种高效的数字互相关器可以对由复数组成的实时接收序列与由复数组成的已知参考序列算互相关。其特征在于：本方法包括以下步骤：

a.接收序列的数据逐个与已知参考序列的共轭相乘；

b.将上述乘积序列逐个与随机存取存储器(RAM)中相应地址的值相加，所得结果再存入该地址。

步骤a中复数接收序列的实部与虚部并行传输，其参考时钟为与数据传输速率相同的CLK1，修改CLK1的占空比为1/m。

步骤a中需要构建两个容量为M×N的只读存储器ROM1和ROM2，将已知参考序列的实部依次储存在ROM1中，虚部的共轭依次存储在ROM2中，其参考时钟为CLK2，CLK2的频率大于等于

倍的CLK1的频率，修改CLK2的占空比为1/n。其中M为数据宽度，N为接收序列与参考序列的序列长度。

步骤a中要构建一个存放参考序列的ROM1和ROM2的公共地址发生器。该地址发生器由长度为N的计数器构成，由CLK2上升沿控制计数。该计数器的复位和开始计数由CLK1的电平控制，CLK1为高电平时，对该计数器复位，CLK1为低电平时，计数器开始计数，计数器记满N个数后等待。

步骤a中每当接收进一个数据时，参考序列由地址发生器控制从ROM中依次读出N个数据，并依次与该接收数据进行复数的乘法运算，乘积为复数，则可得到一个长度为N的乘积序列，接收进N个数据，就有N个这样的乘积序列。

对于复数乘法运算，其特征在于：此方法又可分为以下步骤：

a.构建四个无符号数乘法器，分别为乘法器1，乘法器2，乘法器3，乘法器4；

b.提取出接收数据实部虚部的符号位以及和参考数据的实部虚部的符号位，分别为符号位1，符号位2，符号位3，符号位4；

c.将去除符号位后的接收数据实部和参考数据实部送入乘法器1相乘，接收数据虚部和参考数据虚部送入乘法器2相乘，接收数据实部和参考数据虚部送入乘法器3相乘，接收数据虚部和参考数据实部送入乘法器4相乘；

d.将符号位分别加入四个相乘结果，其中相乘结果1的符号位由符号位1、3决定，相乘结果2的符号位由符号位2、4决定，相乘结果3的符号由符号位1、4决定，相乘结果4的符号位由符号位2、3决定；

e.构建一个有符号数加法器和一个有符号数减法器；

f.将相乘结果1和2送入减法器相减得到复数乘法结果的实部，相乘结果3和4送入加法器相加得到复数乘法结果的虚部。

步骤b中需要构建两个容量为M×(2N-1)的RAM1和RAM2，其参考时钟为CLK3，CLK3的频率大于等于倍的CLK2的频率。

步骤b中需要构建两个有符号数加法器，分别为加法器1和加法器2。

步骤b中需要构建一个RAM1和RAM2的公共控制器，用于控制地址发生和写使能。其地址发生功能由两个长度为N的计数器实现，分别为计数器1和计数器2。计数器1由CLK1上升沿控制，其数值表示的是乘积序列与RAM中数相加再存入的起始地址。计数器2由CLK2上升沿控制，其数值表示的是乘积序列中数据的序号。RAM地址即为计数器1的数值与计数器2的数值的和。每接收进一个数据，即CLK1上升沿到来，计数器1加一。计数器2的复位和开始计数由CLK1的电平控制，CLK1为高电平时，计数器2复位；CLK1为低电平时，计数器2计数，待计数器2记满N个数后等待。RAM的写使能由一个长度为3的计数器3控制，其由时钟CLK3上升沿控制。计数器3的复位和开始计数由CLK2的电平控制，每过来一个乘积数据，CLK2为高电平时，计数器3复位；CLK2为低电平时，计数器3计数，待计数器3记满3个数后等待。当计数器3记第一个数时，写使能禁止，此时读出RAM相应地址的数据送到有加法器与乘积数据相加；当计数器3记第二个数时，写使能有效，此时将相加结果再写入同一地址的RAM；当计数器3记第三个数时，写使能禁止。

步骤b中包括两个有符号数加法器级联RAM的结构。RAM1的输出端接回加法器1的一个输入端，加法器1另一个输入端接乘积结果的实部，RAM2的输出端接回加法器2的一个输入端，加法器2另一个输入端接乘积结果的虚部，从而实现乘积序列实部和虚部的累加并存储的功能。

步骤b中当第k个(1≤k≤N)接收数据与已知参考序列相乘得到第k个乘积序列时，其数据实部和虚部逐个进入加法器级联RAM的结构，与RAM中第k个至第k+N-1个地址的数据对应相加，相加结果再存入第k个至第k+N-1个地址中。当接收完所有N个数据(k由1依次取到N)即计数器1记满N个数后，RAM1和RAM2中第1个地址至第2N-1个地址中存放的数据即为所求的2N-1个相关值的实部和虚部。

实施例

本发明应用于32QAM正交频分复用系统的同步中，系统使用16个子载波，每帧由1个空符号、1个PN序列和62个OFDM符号组成，数据接收频率为24KHz。同步过程包括帧起始位估计、符号定时、小数频偏估计与补偿、整数频偏估计与补偿等。其中利用PN序列来估计整数频偏，在发送端的频域中加入PN序列，经过IFFT后变换到时域进行传输，经过信道产生频偏，接收端将其再做FFT变换到频域，将变换后得到的接收PN序列与已知PN序列本地副本算互相关，看频域中PN序列循环移位的位数，根据数字信号处理中的循环移位定理即可判定时域中的整数频偏。这里，PN序列本地副本选用巴克码的复数域变形形式，如果没有整数频偏，算得的最大互相关值位置应该在中间，如果有了整数频偏，即可根据最大互相关值出现的位置来判断频域中移位的位数。

PN本地副本为[+1，+i，-1，-i，+1，-i，+1，-i，+1，-i，-1，+i，+1，0，0，0]，序列长度为16。A/D选用5倍过采样，采样频率为120KHz，则PN本地副本序列长度为80，即80个数与80个数算互相关。接收数据量化后宽度为5bits，本地PN副本数据宽度为2bits。接收CLK1为采样频率120KHz，占空比用1/4，其实现方法是先将占空比为1/2的时钟二分频，把分频后的和分频前的时钟进行与操作，即得占空比为1/4的CLK1。CLK2为15MHz，占空比同为1/4。CLK3为60MHz。

构建两个2bits×128words的ROM，用前80个位置存放80个PN本地参考序列的实部和虚部。其地址发生器中计数器长度为80。

将接收的数据逐个与80个本地PN数据相乘。注意，此处复数乘法中的无符号数乘法器可以简化，因为其中一个乘数，即本地序列的幅值非0即1，所以可用一个二选一数字选择器代替。

Matlab仿真可得互相关值最大数据宽度为9bits，所以构建两个容量为9bits×256words的RAM1和RAM2，用前159个位置存放159个相关值。其控制器中两个计数器的长度分别为80和3。

按照具体实施方式所述构建该数字相关器，当第k个(1≤k≤80)接收数据与已知参考序列相乘得到第k个乘积序列时，其数据实部和虚部逐个进入加法器级联RAM的结构，与RAM中第k个至第k+79个地址的数据对应相加，相加结果再存入第k个至第k+79个地址中。当接收完所有80个数据(k由1依次取到80)，RAM1和RAM2中第1个地址至第159个地址中存放的数据即为所求的159个相关值的实部和虚部。

Claims (9)

1.数字互相关器的一种高效实现方案，其特征在于：本方法包括以下步骤：

a.接收序列的数据逐个与已知参考序列的共轭相乘；

b.将上述乘积序列逐个与随机存取存储器(RAM)中相应地址的值相加，所得结果再存入该地址。

2.根据权利要求1所述的数字互相关器，其特征在于：该数字互相关器可以对由复数组成的实时接收序列与由复数组成的已知参考序列算互相关。采用多参考时钟来控制，高速时钟所控制的计数器的复位由低速时钟的高电平触发，其计数开始由低速时钟的低电平使能。

3.根据权利要求1所述的数字互相关器，其特征在于：步骤a中复数接收序列的实部与虚部并行传输，其参考时钟为与数据传输速率相同的CLK1，占空比为1/m。

4.根据权利要求1所述的数字互相关器，其特征在于：步骤a中需要构建两个容量为M×N的只读存储器ROM1和ROM2，将已知参考序列的实部依次储存在ROM1中，虚部的共轭依次存储在ROM2中，其参考时钟为CLK2，CLK2的频率大于等于倍的CLK1的频率，CLK2的占空比为1/n。其中M为数据宽度，N为接收序列与参考序列的序列长度。

5.根据权利要求1所述的数字互相关器，其特征在于：步骤a中要构建一个存放参考序列的ROM1和ROM2的公共地址发生器。地址发生器由长度为N的计数器构成，由CLK2上升沿控制计数。

6.根据权利要求1所述的数字互相关器，其特征在于：步骤b中需要构建两个容量为M×(2N-1)的RAM1和RAM2，其参考时钟为CLK3，CLK3的频率大于等于

倍的CLK2的频率。

7.根据权利要求1所述的数字互相关器，其特征在于：步骤b中需要构建一个RAM1和RAM2的公共控制器，用于控制地址发生和写使能。其地址发生功能由两个长度为N的计数器实现，分别为计数器1和计数器2。计数器1由CLK1上升沿控制，其数值表示的是乘积序列与RAM中数相加再存入的起始地址。计数器2由CLK2上升沿控制，其数值表示的是乘积序列中数据的序号。RAM地址即为计数器1的数值与计数器2的数值的和。RAM的写使能由一个长度为3的计数器3控制，其由时钟CLK3上升沿控制。当计数器3记第一个数时，写使能禁止，此时读出RAM相应地址的数据送到有加法器与乘积数据相加；当计数器3记第二个数时，写使能有效，此时将相加结果再写入同一地址的RAM；当计数器3记第三个数时，写使能禁止。

8.根据权利要求1所述的数字互相关器，其特征在于：步骤b中包括两个有符号数加法器级联RAM的结构。两个有符号数加法器分别为加法器1和加法器2。RAM1的输出端接回加法器1的一个输入端，加法器1另一个输入端接乘积结果的实部，RAM2的输出端接回加法器2的一个输入端，加法器2另一个输入端接乘积结果的虚部，从而实现乘积序列实部和虚部的累加并存储的功能。

9.根据权利要求1所述的数字互相关器，其特征在于：步骤b中当第k个(1≤k≤N)接收数据与已知参考序列相乘得到第k个乘积序列时，其数据实部和虚部逐个进入加法器级联RAM的结构，与RAM中第k个至第k+N-1个地址的数据对应相加，相加结果再存入第k个至第k+N-1个地址中。：当接收完所有N个数据(k由1依次取到N)即计数器1记满N个数后，RAM1和RAM2中第1个地址至第2N-1个地址中存放的数据即为所求的2N-1个相关值的实部和虚部。

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