CN101398745A

CN101398745A - 并行数据存取架构的固态盘存储系统与固态盘控制器

Info

Publication number: CN101398745A
Application number: CNA2007101532227A
Authority: CN
Inventors: 潘健成; 李建龙
Original assignee: Phison Electronics Corp
Current assignee: Phison Electronics Corp
Priority date: 2007-09-29
Filing date: 2007-09-29
Publication date: 2009-04-01
Anticipated expiration: 2027-09-29
Also published as: CN101398745B

Abstract

在此提出一种具有并行数据存取架构的固态盘(SSD)存储系统与固态盘控制器，其中固态盘(SSD)控制器与多个具有预先决定位数与频宽的传输接口。此SSD控制器经由每个传输接口与一或多个快闪存储器构成传送控制信号与数据的通道。也就是在SSD控制器、具有多位的传输接口、以及快闪存储器之间构成独立的传输通道。在一实施例中，此传输接口为MMC 4.0以上的传输协议。另外，主机经由SATA总线接口与SSD控制器进行快闪存储器的控制与存取，是利用在SSD控制器内具有双向连接端口的直接存储器存取引擎(DMA Engine)传送数据。

Description

并行数据存取架构的固态盘存储系统与固态盘控制器

技术领域

本发明涉及一种固态盘(SSD)存储系统，且特别涉及一种具有并行数据存取架构的固态盘(SSD)存储系统与固态盘控制器。

背景技术

由于近年来高速串行端口(Serial Port)与并行端口(Parallel Port)的数据传输技术不断进步，因而发展出如通用串行总线(USB)2.0、IEEE1 394、IDE Ultra DMA Mode等等高速接口的问世，让数据传输速度大幅的提高。可惜的是，快闪存储器(Flash Memory)类存储元件的数据传输速度并没有随之提高，且远低于高速串行端口与并行端口的数据传输速度。以高速串行端口例如以USB 2.0或IEEE1 394为例，其定义的数据传输速率分别为480Mbps与800Mbps。而并行端口接口以IDEUltra DMA Mode为例，其定义的数据传输速率可达133MB/s。再者，市面上更拥有传输速度远高于上述传输接口的串行ATA(Serial ATA，简称SATA)总线及SATA II，其传输速度分别可高达150MB/s(或者1.2Gb/s)及300MB/s(或者2.4Gb/s)。但是快闪存储器类存储元件受限于其物理特性的关系，目前平均传输速率仅达5MB/s左右，因此数据传输速度在此产生了瓶颈。

除此之外，目前快闪存储器又分为单阶存储单元(Single LevelCell，简称SLC)与多阶存储单元(Multi Level Cell，简称MLC)。单阶存储单元(SLC)为一个阵列存储一个二进制位(Bit)，而多阶存储单元(MLC)为用电子数量的多少来分级，也就可以用一个阵列存储多于1个位。原来的快闪存储器多为单阶存储单元(SLC)，因此具有速度比较快、耗电量较低的优点。多阶存储单元(MLC)虽然速度较慢，但是由于其成本比较低，因此更具有竞争力，也逐渐广泛的使用。因此，为了解决快闪存储器类存储元件接口传输速度不佳的问题，并提高产品整体效率，则成为了厂商开发新产品时的重点课题，例如需要拥有高速数据传输功能的随身碟、MP3播放器、PDA(个人数字助理)、袖珍式个人计算机(PokcetPC)、数字相机等产品。

再者，目前的数据传输存储装置上，是利用连接于计算机高速串行端口(如USB 2.0接口)来进行数据传递的媒介，请参阅图1所示，是为常用存储装置与个人计算机连接的方块示意图，其整体是利用存储装置器的串行总线连接端口120连接于个人计算机110的高速串行总线连接端口112，将数据经由控制器130将USB 2.0接口转换为快闪存储器接口，并存储于快闪存储器140。虽然USB 2.0接口是高速串行端口，但当数据存储于快闪存储器140时，却得等待快闪存储器140的忙状态，因此大大降低存储的传输速度，无法发挥高速串行端口的效率。

另外，采用NAND快闪存储器取代硬盘存储装置的趋势逐渐看好，也就是目前所提出的固态盘(Solid State Disk，简称SSD)，主要的特色是采用快闪存储器取代传统硬盘的盘，并加上一颗控制芯片与传统硬盘机的接口，模拟成硬盘机。优点很明显的就是既有硬盘机的通用性，又有存储器的高搜寻效率、无声、低温等优势。因为NAND快闪存储器可以降低硬盘固有的机械延迟(Mechanical Latency)，并且可以缩短其任务周期(Duty Cycle)，因而降低其功耗并减少操作中的震荡冲击。

例如微软(Microsoft)在新的操作系统Vista操作系统中提出采用混合式硬盘(Hybrid Drive)，由NAND快闪存储器扮演计算机操作系统与旋转中的硬盘之间的快取存储器要角，此方案被称为ReadyDrive。而英特尔(Intel)的Robson技术方案，则是将NAND快闪存储器置于更靠近微处理器的单独模块，并安装在主机板上。但是上述的架构对于NAND快闪存储器模块与计算机高速串行端口之间的传输问题仍然没有任何的改进。

而若是使用目前传输速度非常快的串行ATA(Serial ATA，简称SATA)总线接口或是SATA II总线接口，则上述的问题更加显著。例如有相关业者提出经由ATA总线架构，经由两阶的共享总线(Shared Bus)连接到多个快闪存储器模块，请参照图2所示。ATA总线控制器250经由共享总线260连接到多个快闪存储器模块210、220、230与240。而此ATA总线控制器250则经由总线270与主机280的主机端ATA总线接口282连接，以便做为这些快闪存储器模块210、220、230与240与主机280的传输控制架构。然而，这样的架构，主要是将多个快闪存储器模块的存取控制、数据、甚至快闪存储器所需要的最佳化等等操作都集中由主机280的中央微处理器处理，因此必须占用主机280的中央微处理器资源，会使得主机280的效率变差。

另外，因为是使用共享总线(Shared Bus)260，因此，将无法连接到过多的快闪存储器模块，如此将无法达到扩充的目的。这样的架构显然无法达到使用快闪存储器取代硬盘存储装置的目的。

发明内容

本发明提出一种具有并行数据存取架构的固态盘(SSD)存储系统，包括固态盘(SSD)控制器与多个具有预先决定位数与频宽的传输接口。此SSD控制器经由每个传输接口与一或多个快闪存储器构成传送控制信号与数据的通道。也就是在SSD控制器、具有多位的传输接口、以及快闪存储器之间构成独立的传输通道。

在一实施例中，此传输接口为多媒体存储卡(MMC)控制机制，包括在SSD控制器内部的MMC主机端控制器与用以连接一或多个快闪存储器的MMC到快闪存储器控制器。在另外一实施例中，也可选择安全数字(Security Card，简称SD)卡控制机制，包括SSD控制器内部的SD卡主机端控制器与多个SD到快闪存储器控制器之间的连接。在另外一实施例中，也可选择CF(CompactFlash)卡控制机制，包括SSD控制器内部的CF卡主机端控制器与多个CF到快闪存储器控制器之间的连接。

另外，主机经由SATA连接接口、PCI Express连接接口、或是串行SCSI(SAS)连接接口等等其中的一种传输协议与SSD控制器进行快闪存储器的控制与存取，是利用在SSD控制器内具有双向连接端口的直接存储器存取引擎(DMA Engine)传送数据。

在一实施例中，本发明提出一种具有并行数据存取架构的固态盘(SSD)存储系统，包括一固态盘控制器、多个快闪存储器控制器与多个快闪存储器。此固态盘控制器经由一SATA总线连接到外部的一主机。此固态盘控制器包括一微处理器、一SATA连接接口、一直接存储器存取引擎、一缓冲器、与一主机端传输接口。此主机端传输接口具有多个传输接口主机端控制器，其中直接存储器存取引擎透过缓冲器连接到主机端传输接口，并经由SATA连接接口及SATA总线连接到主机。而每一快闪存储器控制器连接到对应的一传输接口主机端控制器，而所述快闪存储器控制器与传输接口主机端控制器是以并行的方式连接。而所述快闪存储器控制器以一并行方式连接到至少两个快闪存储器。在固态盘控制器与并行连接的快闪存储器控制器之间，建立多个独立并行的传输通道，通过直接存储器存取引擎的控制，在所述传输通道完成在主机与快闪存储器之间数据的传送。

在一实施例中，本发明提出一种固态盘控制器，经由一高速串行总线连接接口连接到外部的一主机，并经由多个快闪存储器控制器连接到多个快闪存储器。此固态盘控制器包括一微处理器、一直接存储器存取引擎、一缓冲器、一高速串行连接接口与一主机端传输接口。此直接存储器存取引擎，连接到微处理器，用以由此微处理器控制启始设定与关闭。缓冲器则耦接到微处理器与直接存储器存取引擎，用以暂存数据。而高速串行连接接口经由所连接的高速串行总线连接接口与主机的一主机端连接端口相互连接。主机端传输接口具有多个传输接口主机端控制器，每一传输接口主机端控制器以并行的方式分别连接到多个快闪存储器控制器其中之一，而快闪存储器控制器以并行方式连接到至少两个快闪存储器。此固态盘控制器与这些并行连接的快闪存储器控制器之间，建立多个独立并行的传输通道，通过直接存储器存取引擎的控制，在传输通道完成在主机与这些快闪存储器之间数据的传送。

为让本发明的上述特征和优点能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下。

附图说明

图1是传统存储装置与个人计算机连接的方块示意图。

图2是使用ATA总线架构的传统存储装置，经由两阶的共享总线(Shared Bus)连接到多个快闪存储器模块。

图3是说明本发明一实施例的固态盘(SSD)存储系统组成元件方块示意图。

图4是本发明一实施例的固态盘(SSD)存储系统组成元件方块详细示意图。

图5A是说明MMC 4.0协议版本中传输接口的信号内容。

图5B则是说明MMC传输接口的多个MMC传输接口与快闪存储器控制器并行连接架构示意图。

图6A是说明以MMC到快闪存储器控制器并行连接到两个并行NAND快闪存储器的架构示意图。

图6B与6C是说明MMC到快闪存储器控制器分别与快闪存储器连接的引脚信号与其定义示意图。

主要元件符号说明

120：串行总线连接端口

110：个人计算机

112：高速串行总线连接端口

130：快闪存储器接口控制器

140：快闪存储器

210、220、230与240：快闪存储器模块

250：ATA总线控制器

260：共享总线

270：总线

280：主机

282：主机端ATA总线接口

300：固态盘(SSD)存储系统

310：固态盘(SSD)控制器

311、313、315与317：总线

312：直接存储器存取引擎(DMA Engine)

314：缓冲器

316：存储器仲裁器(Memory Arbitrator)

320、322、324与326：快闪存储器控制器

330、331、332、333、334、335、336、337：NAND快闪存储器

340：SATA总线连接接口

350：主机

400：固态盘(SSD)存储系统

410：固态盘(SSD)控制器

411、413、415与417：总线

412：直接存储器存取引擎(DMA Engine)

414：缓冲器

416：存储器仲裁器(Memory Arbitrator)

418：微处理器

420：MMC传输接口

421：SATA连接接口

422、424、426与428：MMC传输接口

423：SATA物理层连接接口

425：SATA控制器

430、432、434、436：MMC到快闪存储器控制器

431：引脚

433与435：总线

440：NAND快闪存储器阵列

441、442、443、444、445、446：NAND快闪存储器

450：主机

451：SATA总线连接接口

452：SATA主机端接口

具体实施方式

本发明提出一种具有并行数据存取架构的固态盘(SSD)存储系统。此固态盘(SSD)存储系统采用快闪存储器作为存储的媒介。本发明所提出的固态盘(SSD)存储系统，包括固态盘(SSD)控制器与多个具有预先决定位数与频宽的传输接口，此SSD控制器经由每个传输接口与一或多个快闪存储器构成传送控制信号与数据的通道。也就是在SSD控制器、具有多位的传输接口、以及快闪存储器之间构成独立的传输通道。

本发明所提出的固态盘(SSD)存储系统，所建构SSD控制器、传输接口、控制接口以及快闪存储器之间多个并行的传输通道，可让主机经由高速串行总线连接接口与SSD控制器相连接，例如透过SATA总线连接接口、PCI Express连接接口、或是串行SCSI(Serial Attached SCSI，简称为SAS)连接接口等等。而经由这些建立的多个传输通道进行快闪存储器的控制与存取。而这些并行的传输通道则是建构在SSD控制器控制与仲裁下传输数据。

此传输接口可选择任一种快闪存储器卡控制架构，例如在一实施例中，可选择多媒体存储卡(Multimedia Card，简称MMC)控制机制，包括在SSD控制器内部的MMC主机端控制器与用以连接一或多个快闪存储器的MMC到快闪存储器控制器。在另外一实施例中，也可选择安全数字(Security Card，简称SD)卡控制机制，包括SSD控制器内部的SD卡主机端控制器与多个SD到快闪存储器控制器之间的连接。在另外一实施例中，也可选择CF(CompactFlash)卡控制机制，包括SSD控制器内部的CF卡主机端控制器与多个CF到快闪存储器控制器之间的连接。

另外，主机经由高速串行总线连接接口与SSD控制器进行快闪存储器的控制与存取，是利用在SSD控制器内具有双向连接端口的直接存储器存取引擎(Direct Memory Access Engine，底下简称DMA Engine)传送数据。此SSD控制器连接在主机与多个快闪存储器之间，并建立并行的传输通道，并且利用固定位数的数据频宽建立起这些传输通道，例如利用八位的数据频宽，并利用此直接存储器存取引擎进行数据的传输。

本发明所提出的固态盘(SSD)存储系统，更具有快闪存储器管理能力，包括快闪存储器的地址转换层(Flash Translation Layer，简称FTL)中关于平均磨损(wear-leveling)演算法与存储器管理的垃圾收集(Garbage Collection)功能，或是在硬件适配层(Hardware AdaptationLayer)的低阶驱动程式(Low Level Driver，简称LLD)、纠错码(ErrorCorrection Code，简称ECC)纠错功能与坏磁区块管理(Bad BlockManagement，简称BBM)功能等等。

本发明所提出的固态盘(SSD)存储系统，所存储的快闪存储器可以是单阶存储单元(Single Level Cell，简称SLC)或是多阶存储单元(MultiLevel Cell，简称MLC)。虽然多阶存储单元(MLC)存取速度较慢，但是由于运用在本发明所提出的固态盘(SSD)存储系统，由于具有并行数据存取的架构，因此可以克服此MLC快闪存储器的存取速度，而达到更广泛的运用。

请参照图3，用以说明本发明一实施例的固态盘(SSD)存储系统组成元件方块示意图。此固态盘(SSD)存储系统300包括固态盘(SSD)控制器310、传输接口、控制器与快闪存储器。在此实施例中，此传输接口以MMC传输接口为例说明，而快闪存储器则以NAND快闪存储器说明，然并非限于此。例如此MMC传输接口亦可由SD卡控制机制所取代，或是由CF(CompactFlash)卡控制机制所取代，只要在SSD控制器310与快闪存储器控制器之间使用相同接口即可。

因此，SSD控制器310经由传输接口，并经总线311、313、315与317连接到MMC到快闪存储器控制器320、322、324与326。而此MMC到快闪存储器控制器320、322、324与326则分别与两个NAND快闪存储器并行方式连接，例如图中的NAND快闪存储器330～337。而SSD控制器310经由高速串行总线连接接口与主机350连接，例如使用SATA总线连接接口与主机350连接。或是在另外实施例中亦可透过PCI Express连接接口或是串行SCSI(SAS)连接接口等等连接。在此仅介绍SATA总线连接接口340，以方便说明。

以MMC到快闪存储器控制器320为例说明固态盘(SSD)存储系统的操作方式。此MMC到快闪存储器控制器320经由总线311与SSD控制器310连接，而另外以并行方式连接到两个NAND快闪存储器330与331。对于两个NAND快闪存储器330与331而言，主机350透过MMC到快闪存储器控制器320与这两个NAND快闪存储器330与331之间建立了两个存取的通道，而这些通道的数据传输机制，是经由SSD控制器310内的直接存储器存取引擎(DMA Engine)312传送数据。本实施例的SSD控制器310可以加上一个仲裁器(Memory Arbitrator)316，是用来仲裁某一个时点，对于缓冲器314的存取权限与优先顺序。

在此说明数据写入的情况。假设目前主机350欲写入数据到NAND快闪存储器330～337时，SSD控制器310经由内部的微处理器进行设定后，启动DMA引擎312。此时，经由DMA引擎312的直接数据传送，主机350传来的数据会暂时搬到缓冲器314存储，接着再由缓冲器314根据数据量的多寡搬到MMC到快闪存储器控制器320～326其中之一或同时并行搬到多个MMC到快闪存储器控制器320～326中。由于SSD控制器310对MMC到快闪存储器控制器320～326的数据传输方式是采用并行处理的方式，因此，所有SSD控制器310对任一个MMC到快闪存储器控制器的所有控制与数据信号传送都是独立的，不需要再经由微处理器进行搬动的控制与操作。

在此说明主机欲读出数据的情况。假设目前主机350欲读取数据时，SSD控制器310经由内部的微处理器进行设定后，启动DMA引擎312。此时，SSD控制器310会经由MMC到快闪存储器控制器320～326，对NAND快闪存储器330～337直接读取数据。数据是以并行的方式读出，并且暂存在缓冲器314内。也就是说，SSD控制器310与MMC到快闪存储器控制器320～326之间的数据传送都是独立的。之后，SSD控制器310会经由SATA总线连接接口340将数据搬到主机350。

本实施例所提出的固态盘(SSD)存储系统中，由于所连接的是具有较大频宽的SATA总线接口，所以使用直接存储器存取引擎(DMAEngine)传送数据而不选择经由微处理器控制搬运数据，这样会节省许多的时间，而且会使整个读写的效率更好。

请参照图4，用以说明本发明实施例的固态盘(SSD)存储系统组成元件方块详细示意图。固态盘(SSD)存储系统的整体架构类似于图3所示，在此仅针对更详细的方块示意图提出说明。

固态盘(SSD)存储系统400包括固态盘(SSD)控制器410、MMC到快闪存储器控制器430～436，以及NAND快闪存储器阵列440。此SSD控制器410经由传输接口，并经总线411、413、415与417连接到MMC到快闪存储器控制器430、432、434与436。而此MMC到快闪存储器控制器430、432、434与436则分别与两个NAND快闪存储器并行方式连接，另外在另一实施例中，每个通道可连接一个NAND快闪存储器，或是同时连接超过一个以上的NAND快闪存储器，此系设计上的需要而定。例如以MMC到快闪存储器控制器430为例，其中一个通道连接到NAND快闪存储器441、443或445等等。另一通道则连接到NAND快闪存储器442、444或446等等。

以MMC到快闪存储器控制器430为例说明固态盘(SSD)存储系统的操作方式。此MMC到快闪存储器控制器430经由总线411与SSD控制器410连接，而另外以并行方式连接到两排NAND快闪存储器441～446。对于两排NAND快闪存储器441～446而言，主机450与这两排NAND快闪存储器441～446之间建立了两个存取的通道，而这些通道的数据传输机制，是经由SSD控制器410内的直接存储器存取引擎(DMA Engine)412传送数据。

在SSD控制器410内，除了DMA引擎412、缓冲器414、存储器仲裁器(Memory Arbitrator)416之外，还包括微处理器418、MMC接口420与SATA连接接口421。微处理器418控制内部所有电路的运作，包括DMA引擎412、缓冲器414、存储器仲裁器416、MMC传输接口420与SATA连接接口421。而存储器仲裁器416，连接到微处理器418、MMC接口420与SATA连接接口421，是用来仲裁某一个时点，对于缓冲器414的存取权限与优先顺序。

为达到本发明所提出的SSD控制器可经由每个传输接口与一或多个快闪存储器构成传送控制信号与数据的通道。也就是在SSD控制器、传输接口、以及快闪存储器之间构成独立的传输通道。此SSD控制器410的MMC传输接口420包括了多个MMC传输接口，与快闪存储器控制器并行连接，例如图中所示的四个MMC传输接口422、424、426与428，都有其对应的MMC到快闪存储器控制器430、432、434与436。此数量是根据所要连接的快闪存储器控制器数量而定，以便建立独立的传输通道。

而SATA连接接口421则包括了一个SATA物理层连接接口(如图所示的SATA PHY)423与一个SATA控制器425，以便经由SATA总线连接接口451及SATA主机端接口452与主机450进行控制信号与数据的传输沟通。

在此说明数据写入的情况。假设目前主机450欲写入数据到NAND快闪存储器阵列440中的任一NAND快闪存储器时，SSD控制器410经由内部的微处理器进行设定后，启动DMA引擎412。此时，经由DMA引擎412的直接数据传送，主机450传来的数据会暂时搬到缓冲器414存储，接着再依据数据量的多寡由缓冲器414搬到MMC到快闪存储器控制器430～436其中之一、多个或全部。由于SSD控制器410对MMC到快闪存储器控制器430～436的数据传输方式是采用并行处理的方式，因此，SSD控制器410对任一个MMC到快闪存储器控制器的所有控制与数据信号传送都是独立的，不需要再经由微处理器进行搬动的控制与操作。以MMC到快闪存储器控制器430为例，数据可经由MMC到快闪存储器控制器430对NAND快闪存储器441或442其中之一通道的快闪存储器进行存取，也可对存储器441及442二个通道同时并行进行存取。或者在同一通道中，可对NAND快闪存储器441、443或是445等其中之一进行存取或同时对多个NAND快闪存储器以交错(interleave)的方式写入。

在此说明主机欲读出数据的情况。假设目前主机450欲读取数据时，SSD控制器410经由内部的微处理器进行设定后，启动DMA引擎412。此时，SSD控制器410会经由MMC到快闪存储器控制器430～436，对NAND快闪存储器阵列440读取数据。数据是以并行的方式读出，并且暂存在缓冲器414内。也就是说，SSD控制器410与MMC到快闪存储器控制器430～436之间的数据传送都是独立的。之后，SSD控制器410会将数据经由SATA连接接口421透过SATA总线连接接口451及SATA主机端接口452搬到主机450。

根据MMC 4.0协议版本中，传输接口的信号内容如图5A的表510所示，共有13引脚(Pin)，包括八个数据位(Data0～Data7)引脚、提供操作电压VDD的引脚、提供命令信号的引脚(CMD)、时钟信号(CLK)的引脚与两个提供接地电压(Supply Voltage Ground)。图5B则是说明MMC传输接口的多个MMC传输接口与快闪存储器控制器并行连接架构示意图。如图中所示，MMC传输接口420中的多个MMC主机端控制器422、424、426与428分别与对应的MMC到快闪存储器控制器430、432、434与436以并行独立的方式相连接。

在图4所说明的实施例中，MMC传输接口422、424、426与428与对应的MMC到快闪存储器控制器430、432、434与436之间的控制信号与数据传送，请参照图5B，仅需要MMC传输接口13个引脚信号中的10位信号即可，其中包括一个时钟信号(CLK)、命令信号(CMD)与数据信号(Data0～Data7的八个位)。

而在图4所说明的实施例中，MMC到快闪存储器控制器430、432、434与436到NAND快闪存储器阵列440的连接请参照图6A到6C所示。

首先，在图6A中，以MMC到快闪存储器控制器430与连接的NAND快闪存储器441、442为例提出说明。SSD控制器410经由MMC传输接口420与具有10位的总线411，传送具有8位的数据(Data0～Data7)到MMC到快闪存储器控制器430的八根引脚431。而后，MMC到快闪存储器控制器430则以并行的方式经由两个总线433与435，分别与NAND快闪存储器441与442相连接。而在总线433与435中，分别具有8位的数据信号，连接在MMC到快闪存储器控制器430与NAND快闪存储器441与442之间。

因此，在此实施例中，所建立的数据传输通道为指定固定的八位数据频宽作为数据的传送，而此MMC到快闪存储器控制器430则是为一个输入两个并行输出的架构，而是否增加并行输出的连接端口可视设计上的需要增加。此MMC到快闪存储器控制器430将此具有八位的输出传送到不只一个NAND快闪存储器441，而如图4的实施例可知，对应于同一通道，MMC到快闪存储器控制器430的输出可以使用交错(Interleave)的方式写入NAND快闪存储器441、443或445等等。而MMC到快闪存储器控制器430另一通道的输出也可以使用交错(Interleave)的方式写入NAND快闪存储器442、444或446等等。而MMC到快闪存储器控制器430可以经由两个并行输出的通道，并行地对NAND快闪存储器441、443或445这一列与NAND快闪存储器442、444或446另外一列进行存取。

上述的MMC到快闪存储器控制器430，具有快闪存储器管理能力，包括快闪存储器的地址转换层(Flash Translation Layer，简称FTL)中关于平均磨损(wear-leveling)演算法与存储器管理的垃圾收集(Garbage Collection)功能，或是在硬件适配层(Hardware AdaptationLayer)的低阶驱动程式(Low Level Driver，简称LLD)、纠错码(ErrorCorrection Code，简称ECC)纠错功能与坏磁区块管理(Bad BlockManagement，简称BBM)功能等等。

而上述MMC到快闪存储器控制器430经由总线433与435分别与NAND快闪存储器441与442相连接的示意图，如图6B与6C所示。NAND快闪存储器441接收的信号包括八位的数据输入/输出信号I/O[0]到I/O[7]，与其他的控制信号。这些控制信号包括命令锁存使能信号CLE(Command Latch Enable)、地址锁存使能信号ALE(Address LatchEnable)、写入使能反相信号#WE(Complementary of Write Enable)、写入保护反相信号#WP(Complementary of Write Protect)、芯片使能反相信号#CE、读取使能反相信号#RE与读取/忙反相信号R/#B(Read/Busy)。

上述数据输入/输出信号(Data Inputs/Outputs)I/O[0]到I/O[7]的脚位用以输入命令、地址与数据内容，以及在读取操作(Read Operation)时输出数据或状态信息。这些I/O脚位在没有使用的情况下或是输出是非使能的条件下，是处于高阻抗的状态。上述命令锁存使能信号CLE(Command Latch Enable)用以控制命命的启动路径(Activating Pathfor Command)，当位于逻辑高电平时，在写入使能反相信号#WE被触发后的上升边缘，命令会被锁存到控制器内部的指令暂存器。上述地址锁存使能信号ALE用以控制地址的启动路径(Activating Path forCommand)，当位于逻辑高电平时，在写入使能反相信号#WE被触发后的上升边缘，地址会被锁存到控制器内部的地址暂存器。

上述芯片使能反相信号#CE用以控制此快闪存储器是否被选择操作。当此快闪存储器处于忙的状态时，此#CE信号则会被忽略，而此快闪存储器若是在编程操作(Program Operation)或是擦除操作(EraseOperation)时，将不会回到待机模式(Standby Mode)。上述读取使能反相信号#RE为一串行数据输出(Data-out)控制，而在启动(Active)后，数据将可以从数据输入/输出信号脚位I/O[0]到I/O[7]传送。

上述写入使能反相信号#WE用以控制是否将数据经由输入/输出信号脚位写入。而在#WE信号位于上升边缘时可以将命令、地址与数据锁存住。而写入保护反相信号#WP则是用以控制在电源转换时，不当的编程或是擦除的操作。当#WP信号位于逻辑低的状态时，快闪存储器将无法被写入数据。上述的读取/忙反相信号R/#B用以指出快闪存储器的操作状态，当位于逻辑低状态时，则是指出此快闪存储器正忙于内部数据存取、数据抹除或其他操作，并且在完成后会返回逻辑高状态，然而要特别说明的是，以上的NAND快闪存储器的运作会因不同的设计或改进而有不同操作方式与设定。

综上所述，本实施例说明具有并行数据存取架构的固态盘(SSD)存储系统。此固态盘(SSD)存储系统包括固态盘(SSD)控制器、MMC 4.0以上的传输接口、相容于MMC接口的快闪存储器控制器与快闪存储器。在本实施例中，上述的SSD控制器经由独立且并行处理的传输通道，每个传输通道包括并行连接的一个MMC传输接口与一个快闪存储器控制器，而每个快闪存储器控制器则并行连接至少两个快闪存储器。在此选择MMC 4.0传输接口主要是利用其传输接口中所具有的八位数据传输频宽，包括操作电压的引脚V_DD、提供命令信号的引脚(CMD)、时钟信号(CLK)与八个数据位(Data0～Data7)引脚。然而，此仅为达到本发明的其中一种选项，也可以采用其他形式的传输接口，只要其连接总线中可以具有固定数据位，用以建构上述的独立且并行处理的传输通道即可，然而此数据传输位数或是频宽必须配合快闪存储器控制器的数据传输接口的数据传输位数或是频宽。

另外，并行连接到SSD控制器的快闪存储器控制器，每个快闪存储器控制器所能控制传送控制信号与数据的快闪存储器数量，在本实施例中是由两个并行连结，但是并不受限制，但考虑到整体的表现与数据传递的效率，仍以选择两个或是两列并行连接的快闪存储器为佳。

另外，本实施例中的SSD控制器，是利用在SSD控制器内具有双向连接端口的直接存储器存取引擎(DMA Engine)传送数据。因此，SSD控制器310对任一个快闪存储器控制器的所有控制与数据信号传送都是独立的，不需要再经由微处理器进行搬动的控制与操作，可减少占用其资源而增加整体的效率。

除此之外，本实施例中的快闪存储器控制器，具有快闪存储器管理能力，包括快闪存储器的地址转换层(FTL)中关于平均磨损(wear-leveling)演算法与存储器管理的垃圾收集(Garbage Collection)功能，或是在硬件适配层(Hardware Adaptation Layer)的低阶驱动程式(LLD)、纠错码(ECC)纠错功能与坏磁区块管理(BBM)功能等等，亦可大幅提高快闪存储器的可使用年限，并且可减少占用微处理器的资源而增加整体的效率。

虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。

Claims

1.一种固态盘存储系统，包括

一固态盘控制器，经由一高速串行总线连接接口连接到外部的一主机，其中该固态盘控制器包括一微处理器、一直接存储器存取引擎、一缓冲器、与一主机端传输接口，该主机端传输接口具有多个传输接口主机端控制器，其中该直接存储器存取引擎连接到该缓冲器，并经由该高速串行总线连接接口连接到该主机；

多个快闪存储器控制器，其中每一该快闪存储器控制器连接到对应的传输接口主机端控制器，而该些快闪存储器控制器与传输接口主机端控制器是以并行的方式连接；以及

多个快闪存储器，其中该快闪存储器控制器以一并行方式连接到至少两个该些快闪存储器，

其中在该固态盘控制器与该些并行连接的快闪存储器控制器之间，建立多个独立并行的传输通道，通过该直接存储器存取引擎的控制，在该些传输通道完成在该主机与该些快闪存储器之间数据的传送。

2.如权利要求1所述的固态盘存储系统，其中该高速串行总线连接接口为SATA总线连接接口。

3.如权利要求1所述的固态盘存储系统，其中该高速串行总线连接接口为PCI Express连接接口。

4.如权利要求1所述的固态盘存储系统，其中该高速串行总线连接接口为串行SCSI连接接口。

5.如权利要求1所述的固态盘存储系统，其中该固态盘控制器还包括一存储器仲裁器，连接到该微处理器与该主机端传输接口，用以仲裁该缓冲器由该微处理器或该主机端传输接口存取的优先顺序。

6.如权利要求1所述的固态盘存储系统，其中该主机端传输接口为MMC接口，而该传输接口主机端控制器为MMC主机端控制器，该快闪存储器控制器为MMC到快闪存储器控制器。

7.如权利要求1所述的固态盘存储系统，其中该主机端传输接口为SD卡控制接口。

8.如权利要求1所述的固态盘存储系统，其中该主机端传输接口为CF卡控制接口。

9.如权利要求1所述的固态盘存储系统，其中该些传输接口主机端控制器与该些快闪存储器控制器之间数据传送总线包括八位的数据总线，而该快闪存储器控制器与并行连接的该些快闪存储器之间也包括八位的数据总线。

10.如权利要求1所述的固态盘存储系统，其中当该固态盘控制器接受到该主机的存取要求信号时，该微处理器启动并设定该直接存储器存取引擎，以便让该直接存储器存取引擎控制该些传输通道在该主机与该些快闪存储器之间数据的传送。

11.如权利要求1所述的固态盘存储系统，其中该高速串行总线连接接口为一SATA总线连接接口，而该固态盘控制器还包括一SATA物理层连接接口与一SATA控制器，用以连接到该SATA总线连接接口，以便与该主机的一SATA主机端接口连接。

12.如权利要求1所述的固态盘存储系统，其中该主机对该些快闪存储器可同时并行存取。

13.如权利要求1所述的固态盘存储系统，其中该快闪存储器控制器对该些快闪存储器具有快闪存储器管理功能。

14.如权利要求13所述的固态盘存储系统，其中该快闪存储器管理功能具有平均磨损演算法的功能，用以计算并平均该些快闪存储器的磨损程度。

15.如权利要求13所述的固态盘存储系统，其中该快闪存储器管理功能具有存储器管理的垃圾收集功能，用以搜集并重整该些快闪存储器的存储区块。

16.如权利要求13所述的固态盘存储系统，其中该快闪存储器管理功能具有纠错码纠错功能与坏磁区块管理功能。

17.如权利要求1所述的固态盘存储系统，其中该快闪存储器控制器连接到该些快闪存储器的总线中包括控制信号与数据信号，其中该数据信号具有八位，而该控制信号包括命令锁存使能信号、地址锁存使能信号、写入使能反相信号、写入保护反相信号、芯片使能反相信号、读取使能反相信号与读取/忙反相信号。

18.一种固态盘存储系统，包括

多个快闪存储器控制器，其中每一该快闪存储器控制器连接到对应的一该传输接口主机端控制器，而该些快闪存储器控制器与传输接口主机端控制器是以并行的方式连接；以及

一快闪存储器阵列，其中该快闪存储器阵列包括多列快闪存储器，其中至少该些列的快闪存储器中的两列以一并行方式连接到该快闪存储器控制器，

其中在该固态盘控制器与该些并行连接的快闪存储器控制器之间，建立多个独立并行的传输通道，经由该直接存储器存取引擎的控制，通过该些传输通道完成在该主机与该些快闪存储器列之间数据的传送。

19.如权利要求18所述的固态盘存储系统，其中该主机对该快闪存储器列的多个快闪存储器以一交错的方式写入数据。

20.如权利要求18所述的固态盘存储系统，其中该主机对该些快闪存储器列可同时并行存取。

21.如权利要求18所述的固态盘存储系统，其中该高速串行总线连接接口为SATA总线连接接口、PCI Express连接接口或串行SCSI连接接口其中之一。

22.如权利要求18所述的固态盘存储系统，其中该固态盘控制器还包括一存储器仲裁器，连接到该微处理器与该主机端传输接口，用以仲裁该缓冲器由该微处理器或该主机端传输接口存取的优先顺序。

23.如权利要求18所述的固态盘存储系统，其中该主机端传输接口为MMC 4.0以上接口，而该传输接口主机端控制器为MMC主机端控制器，该快闪存储器控制器为MMC到快闪存储器控制器。

24.如权利要求18所述的固态盘存储系统，其中该些传输接口主机端控制器与该些快闪存储器控制器之间数据传送总线包括八位的数据总线，而该快闪存储器控制器与并行连接的该些快闪存储器列之间也包括八位的数据总线。

25.如权利要求18所述的固态盘存储系统，其中当该固态盘控制器接受到该主机的存取要求信号时，该微处理器启动并设定该直接存储器存取引擎，以便让该直接存储器存取引擎控制该些传输通道在该主机与该些快闪存储器列之间数据的传送。

26.如权利要求18所述的固态盘存储系统，其中该高速串行总线连接接口为一SATA总线连接接口，而该固态盘控制器还包括一SATA物理层连接接口与一SATA控制器，用以连接到该SATA总线连接接口，以便与该主机的一SATA主机端接口连接。

27.如权利要求18所述的固态盘存储系统，其中该快闪存储器控制器对该些快闪存储器列具有快闪存储器管理功能。

28.如权利要求27所述的固态盘存储系统，其中该快闪存储器管理功能具有平均磨损演算法的功能，用以计算并平均该些快闪存储器列中的多个快闪存储器的磨损程度。

29.如权利要求27所述的固态盘存储系统，其中该快闪存储器管理功能具有存储器管理的垃圾收集功能，用以搜集并重整该些快闪存储器列中的多个快闪存储器的存储区块。

30.如权利要求27所述的固态盘存储系统，其中该快闪存储器管理功能具有纠错码纠错功能与坏磁区块管理功能。

31.一固态盘控制器，经由一高速串行总线连接接口连接到外部的一主机，并经由多个快闪存储器控制器连接到多个快闪存储器，其中该固态盘控制器包括：

一微处理器；

一直接存储器存取引擎，连接到该微处理器，用以由该微处理器控制启始设定与关闭；

一缓冲器，耦接到该微处理器与该直接存储器存取引擎，用以暂存数据；

一高速串行连接接口，经由所连接的该高速串行总线连接接口与该主机的一主机端连接端口相互连接；以及

一主机端传输接口，具有多个传输接口主机端控制器，每一该传输接口主机端控制器以并行的方式分别连接到该些多个快闪存储器控制器其中之一，而该快闪存储器控制器以一并行方式连接到至少两个该些快闪存储器，其中在该固态盘控制器与该些并行连接的快闪存储器控制器之间，建立多个独立并行的传输通道，通过该直接存储器存取引擎的控制，在该些传输通道完成在该主机与该些快闪存储器之间数据的传送。

32.如权利要求31所述的固态盘控制器，其中该高速串行连接接口为SATA连接接口、PCI Express连接接口或串行SCSI连接接口其中之一。

33.如权利要求31所述的固态盘控制器，其中该固态盘控制器还包括一存储器仲裁器，连接到该高速串行连接接口、该微处理器、与该主机端传输接口，用以仲裁该缓冲器由该高速串行连接接口、该微处理器、或该主机端传输接口存取的优先顺序。

34.如权利要求31所述的固态盘控制器，其中该主机端传输接口为MMC接口，而该传输接口主机端控制器为MMC主机端控制器，该快闪存储器控制器为MMC到快闪存储器控制器。

35.如权利要求31所述的固态盘控制器，其中该些传输接口主机端控制器与该些快闪存储器控制器之间数据传送总线包括八位的数据总线，而该快闪存储器控制器与并行连接的该些快闪存储器之间也包括八位的数据总线。