CN101359050B - 一种声纳图像处理板 - Google Patents

Abstract

本发明涉及的是一种声纳图像处理板。该处理板基于PCI总线，以PCI设备形式安装在x86微型计算机的主板上。该设备负责接收并处理已经经过AD变换的声纳数字图像信号。所述的声纳设备同水上主机的接收处理板经由USB电缆、同轴电缆及光纤相连，通过同轴电缆或光纤实现数据从水下至水上的实时传输以及同步处理，并最终实时显示出来。本发明利用FPGA作为核心处理器，配有SDRAM进行乒乓缓冲，系统电路规模小，数据吞吐量大，并可实时显示，可实现高分辨率的水下探测并且可在水下目标识别等领域得到广泛应用。

Description

一种声纳图像处理板

(一)技术领域

本发明涉及一种信号处理装置，具体地说是一种声纳图像处理板。

(二)背景技术

数字图像处理技术自上世纪50年代兴起以来越来越受到人们的重视，尤其是上世纪80年代后，随着计算机技术的飞速发展，该技术不仅应用于民用领域如机器人视觉、资源探测、气象预报、医学影像分析等，并且在军用领域如水下目标探测、导弹的精确制导、战场态势分析等也得到了非常广泛的应用。关于这方面的公开报道也较多，例如中国专利申请号为200710144563.8的专利文件中公开的“超宽覆盖多波束测深侧扫声纳装置”、美国专利申请号为5142502的专利文件中公开的“Microcomputer-based side scanning sonar system”、CNKI数据库中公开的高鹏和桑恩方的文章《数字图像声纳的数据采集与处理系统》等。

但是现有的图像声纳系统大多应用于自航式潜器等小平台之上，主要的图像数据处理工作都必须在水下完成，由于空间和功耗等的限制，水下处理的数据吞吐量和处理效率都无法达到很高。就是说，在小平台水下系统进行的图像处理所能处理的图像数据量有限。

(三)发明内容

本发明的目的在于提供一种使用方便、传输速度高，处理速度快的声纳图像处理板。

本发明的目的是这样实现的：

整套接收处理系统放置在岸上或者船上。包括计算机主机部分[1]和PCI总线扩展图像处理卡5，主机中设计有设备接口驱动程序3、提供人机交互平台的用户图形显控界面程序2、对上传的处理结果进行存储的数据存储程序4；PCI总线扩展图像处理卡5的构成包括FPGA主处理芯片8，与FPGA主处理芯片8电信号连接的第一大容量缓冲器件7、第二大容量缓冲器件9、声纳数字图像原始数据传输接口10、PCI总线接口芯片6；PCI总线扩展图像处理卡5安装在计算机主机板的PCI总线扩展插槽上，其中：声纳数字图像原始数据传输接口10同水下的图像声纳进行通讯，声纳图像数据也通过这两条线实时上传，PCI总线接口芯片6提供PCI设备局部总线与计算机的接口、FPGA主处理芯片8完成图像处理运算，第一大容量缓冲器件7、第二大容量缓冲器件9在FPGA主处理芯片8的控制下将读入的声纳图像数据进行乒乓缓冲存储，经FPGA主处理芯片8处理完成的图像数据通过PCI总线接口芯片6进行突发传输。

本发明还可以包括：

1、所述的声纳数字图像原始数据传输接口10同水下的图像声纳进行通讯是通过同轴电缆11、光纤12或USB电缆13连接。

2、所述的声纳数字图像原始数据传输接口10包括：hotlink接口主控芯片14提供同轴电缆11以及光纤12的传输控制，USB接口芯片15对USB电缆通讯进行控制和传输，数据经hotlink接口主控芯片14、USB接口芯片15转换后采用高速串行通讯传输；其中hotlink接口芯片14同FPGA主处理芯片8、USB接口芯片15同FPGA主处理芯片由电信号连接。

各部分的作用说明如下：

主机部分1以用户图形显控界面程序2作为人机接口，用户通过鼠标和键盘进行工作参数设置，通过PCI总线同PCI总线扩展图像处理卡5进行通信，包括启动设备、工作状态寄存器监测、数据接收、数据存储、设备复位、关闭设备等等，接收上来的图像数据利用用户显控界面程序2进行实时显示，并存入主机的磁盘中。

PCI总线扩展图像处理卡5利用板载的数字图像原始数据传输接口10驱动USB电缆13、光纤12和/或同轴电缆11从水下声纳设备或者A/D设备接收声纳图像的数字信号，将串行数据解码成为并行总线数据，送至FPGA主处理芯片调度，之后利用两片SDRAM即大容量缓冲器件7、9进行乒乓缓冲传输，随后送回经由FPGA主处理芯片8处理之后将数据通过PCI总线接口芯片6上传至主机部分1。

USB电缆13，光纤12，同轴电缆11负责PCI总线扩展图像处理卡5同声纳图像数据A/D变换器之间传输数据。主机部分1通过PCI总线为PCI总线扩展图像处理卡5提供控制命令以及数据传输。

PCI总线接口芯片6内置的双端口共享RAM作为总线数据同本地数据交换的缓冲，将FPGA主处理芯片8发送的数据以突发方式发送至主机部分1，并且其内置的I2O消息单元和操作寄存器可以从主机部分1和FPGA主处理芯片双向访问，可以传递设备中断等信息，避免了数据传递和控制信号的拥堵。

本发明的工作原理是：

此声纳图像处理板需要同图像声纳接收系统协同工作。该声纳图像处理板分为：主机部分1和PCI总线扩展图像处理卡5。这部分安装在岸上或者船体上，负责对信息进行实时存储以及声纳图像数据的合成和实时显示。PCI总线扩展图像处理卡5与输入端口同轴电缆11或光纤12连通，系统启动之后，FPGA主处理芯片将8一直监听水下信号，一旦监测到信号输入，即通知用户图形显控界面程序2，由用户决定是否开始接收，也可以由软件设定为一旦监测到信号输入即开始接收。FPGA主处理芯片8将首先将接收数据存入一个SDRAM，如大容量缓冲器件7中，待达到一定容量之后，转而将数据存入另一个SDRAM，如大容量缓冲器件9中，同时开始处理大容量缓冲器件7内的数据，每处理完成一定量的数据，就向PCI总线接口芯片6以突发方式发送，待完成，则开始处理另一片SDRAM的数据，外部输入图像信号将转存入刚刚清空的SDRAM。

FPGA主处理芯片[8]的外部输入时钟可调，根据锁相环的设置不同，最高可以达到400MHz，通过内部功能模块的设计和流水线结构的优化，可以保证FPGA内部保持较高的运算速度

PCI总线接口芯片6的在本地的同步时钟也是由FPGA主处理芯片8提供，并且数据传输的各种操作也是由FPGA控制实现的。PCI总线接口芯片6的本地同步时钟最高频率限定为50M，并且由于该芯片即CY7C09449PCI接口芯片的设计位宽为32bit，因此本地的最高访问速度最高可以达到200MB/s，并且，PCI总线端的同步时钟为主机板上的33MHz时钟，对于32bit计算机系统，PCI总线上的数据率就被限制在了133MB/s，因此该设计在总线端的理论最高速可以达到133MB/s。

主机部分1的用户图形显控界面程序2视任务不同而采用不同设置。如果仅需要监视，则不启动数据存储程序4，而仅对图像数据进行实时显示；如果只存储，就不启动图像的显示程序。默认是显示和存储功能都开启。

本发明针对的是采用有缆连接的声纳系统，对于这类系统，图像数据的处理常常是利用水上计算机的通用处理器进行处理，这种方式因为占用了大量处理器资源而显得效率低下；即便是进行硬件预处理，也常常使用大功耗的DSP，或者为DSP处理芯片附加复杂的电路系统进行运算，实现起来较为复杂，并且由于DSP本身字长和内部结构的限制，在运算能力上同具有大量乘累加、寄存器模块的FPGA相比，在例如卷积，FFT等运算上处于劣势。

本发明专利是一种适用于图像声纳的图像信号处理卡，直接通过同轴电缆或光线接口接收已经过A/D变换的数字图像信号，电路结构简单，数据传输采用两片SDRAM进行乒乓缓冲，板级的信号处理和大部分传输控制功能都在FPGA主处理芯片内部完成。最后将数据通过PCI总线上传，在计算机上实时显示或存储。

此图像信号处理卡实现了数据的实时接收处理，并可以实时对水下目标图像数据进行处理显示，并将图像数据实时存储。适用于水下无人和载人潜器(ROV和AUV等)的水下目标声探测、识别等任务，并且在海洋资源开发等领域也同样可以广泛应用。

本发明的优点在于：

1、基于FPGA的实时图像处理可以最大限度的发挥FPGA主处理芯片[8]的结构和功能特性，FPGA在运算时可以以大的门阵列规模来换取运算速率，并且其逻辑控制所耗费的资源很小，因此FPGA很适合此类数据吞吐量大，速率要求高的实时处理场合。如此便为高分辨率的水下探测创造了十分有利的条件，可以在水下目标探测和识别方面发挥很大作用。

2、主要功能全部基于FPGA完成，简化了硬件电路，实现方便，节约了设备空间；在电路简化之余，基于乒乓缓冲的技术又保证了数据的实时传输和处理。

3、PCI总线接口使用内置DPRAM的专用接口芯片CY7C09449，保证了数据传输的高速和高效，也为FPGA主控芯片分担了大量的数据交互负担，使之可以将更多的门阵列和存储器资源用于声纳图像处理。

4、摆脱了接收处理对于特定计算机的限制，只需要将驱动和应用程序备份，并携带PCI总线扩展图像处理卡，配合任意一台X86架构的IBMPC即可实现对声纳图像数据的实时采集，功能实现灵活。

(四)附图说明

图1是本发明的总体结构框图。

图2是本发明数据在PCI总线扩展图像处理卡中的传输处理时序。

图3是本发明中的图像信号在PCI总线扩展图像处理卡中的传输过程流图A。

图4是本发明中的图像信号在PCI总线扩展图像处理卡中的传输过程流图B。

图5是本发明中的声纳数字图像原始数据传输接口电路结构图。

图6是本发明PCI总线扩展图像处理卡的电路原理图。

(五)具体实施方式

下面结合附图举例对本发明做更详细地描述：

结合图1，本发明的构成包括：放置在岸上或船上的实现显示和接收控制，图像存储和接口驱动的主机部分1和安装在主机板上的PCI总线扩展图像处理卡5。二者通过PCI总线连接，PCI总线扩展图像处理卡5的声纳数字图像原始数据传输接口10同水下的图像声纳输出或A/D变换器相连，接收声纳数字图像信号，数据经大容量缓冲存储器件7、9缓冲，再由FPGA主处理芯片8处理，最后经由PCI总线接口芯片将数据上传至主机部分1。

结合图2、3、4，本发明的数据在PCI总线扩展图像处理卡中的传输过程如下：当处理SDRAM-A，即大容量缓冲存储器件[7]的内容时，FPGA主处理芯片8内的数据转发模块16将同时输入的数据存入SDRAM-B，即大容量缓冲存储器件9中，同时，将已经通过数据处理模块17处理完毕的数据以突发的方式传输给PCI总线接口芯片6，保证了数据链路的连续和畅通。在此过程中，FPGA主处理芯片8为大容量缓冲存储器件7、9提供同步时钟和刷新信号，因为本发明结构的特殊性，并没有采用总线复用的方式，因此在对一片SDRAM进行访问操作时并不影响另一片的工作。需要说明的是：根据算法的不同，数据传输处理时序的A段与B段之间可能不是无缝的。假如运算的速度较快，那么就会出现FPGA主处理芯片在运算A段数据结束之后，要等待另一片SDRAM将B段数据传输进来之后再开始运算，此时FPGA的运算模块将会出现一段时间的等待。

在FPGA主处理芯片8中，必须为不同方向的数据传输设计相应数目的FIFO缓冲，按照FIFO半满时发起传输的方式，可以保证多时钟域下稳定传输。因为作为主控，FPGA主处理芯片8必须平衡各个方向的数据传输速率；SDRAM设计为2Mx4BANKSx16BITs型，同步时钟最高为166MHz，因此SDRAM的时钟速度最高可达333MB/s。FPGA外部输入时钟最高可达400MHz，而hotlink接口芯片14的最高速度为400Mbps，即50MB/s。因此在FPGA主处理芯片8的运算速度足够快时，这里是整个系统可能的传输瓶颈，但从整体上讲，该系统仍然可以达到实时传输和实时显示的要求。

结合图5，图5是声纳数字图像原始数据传输接口10电路结构图。图中的接口电路包括hotlink接口芯片14和USB接口芯片15，这两个芯片为数据传输提供了三条通路。其中，hotlink接口芯片14连接同轴电缆11以及光纤12，将二者传入的声纳数字图像原始数据转换位并行数据输送给FPGA主处理芯片；USB接口芯片为PCI总线扩展图像处理卡5提供USB设备的扩展连接，成为数据传输的另一途径。

结合图6，图6是PCI总线扩展图像处理卡5的电路原理图。图中按照器件实现的功能划分了层次电路，此图中显示的为几个上层功能模块。该电路的核心为FPGA主处理芯片8，采用的是Xilinx公司的XC4VLX15芯片，PCI总线接口芯片6采用Cypress公司的CY7C09449，hotlink接口芯片选用CY7B933。图中的地址线、数据线等总线形式使用粗黑线标明，其余为控制线连接，采用细黑线。下面有三个部分未加连接线标注的分别为：整板电源部分，采用TI提供的TPS75003电源芯片；FPGA配置电路；以及FPGA主处理芯片8的供电引脚配置。

Claims (1)

1.一种声纳图像处理板，包括计算机主机部分[1]和PCI总线扩展图像处理卡[5]，其特征是：主机中设计有设备接口驱动程序[3]、提供人机交互平台的用户图形显控界面程序[2]、对上传的处理结果进行存储的数据存储程序[4]；PCI总线扩展图像处理卡[5]的构成包括FPGA主处理芯片[8]，与FPGA主处理芯片[8]电信号连接的第一大容量缓冲器件[7]、第二大容量缓冲器件[9]、声纳数字图像原始数据传输接口[10]、PCI总线接口芯片[6]；PCI总线扩展图像处理卡[5]安装在计算机主机板的PCI总线扩展插槽上，其中：声纳数字图像原始数据传输接口[10]同水下的图像声纳进行通讯，声纳图像数据也通过这两条线实时上传，PCI总线接口芯片[6]提供PCI设备局部总线与计算机的接口、FPGA主处理芯片[8]完成图像处理运算，第一大容量缓冲器件[7]、第二大容量缓冲器件[9]在FPGA主处理芯片[8]的控制下将读入的声纳图像数据进行乒乓缓冲存储，经FPGA主处理芯片[8]处理完成的图像数据通过PCI总线接口芯片[6]进行突发传输；所述的声纳数字图像原始数据传输接口[10]同水下的图像声纳进行通讯是通过同轴电缆[11]、光纤[12]或USB电缆[13]连接；所述的声纳数字图像原始数据传输接口[10]包括：hotlink接口主控芯片[14]提供同轴电缆[11]以及光纤[12]的传输控制，USB接口芯片[15]对USB电缆通讯进行控制和传输，数据经hotlink接口芯片[14]、USB接口芯片[15]转换后采用高速串行通讯传输；其中hotlink接口芯片[14]同FPGA主处理芯片[8]、USB接口芯片[15]同FPGA主处理芯片由电信号连接。

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