CN101340189A

CN101340189A - 半导体器件

Info

Publication number: CN101340189A
Application number: CNA2008101283055A
Authority: CN
Inventors: 川东章悟
Original assignee: NEC Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-07-05
Filing date: 2008-07-04
Publication date: 2009-01-07
Anticipated expiration: 2028-07-04
Also published as: JP2009017276A; CN101340189B; US7733154B2; US20090009230A1

Abstract

一种半导体器件包括：电平移位电路，将具有从第一电源电势至第二电源电势的振幅的输入信号转换为具有从第一电源电势至第三电源电势的振幅的信号；第一输出部分，基于电平移位电路的输出，将从所述第三电源电势产生的电压输出至输出端，所述第一输出部分包括NMOS晶体管；以及第二输出部分，基于电平移位电路的输出，将从所述第三电源电势产生的电压输出至输出端，所述第二输出部分包括PMOS晶体管。

Description

半导体器件

技术领域

本发明涉及一种半导体器件，尤其涉及一种具有电平移位电路和电压输出电路的半导体器件。

背景技术

通常，显示装置的驱动电路由电平移位电路和电压输出电路组成，电平移位电路将低振幅电平信号转换为高振幅电平信号，电压输出电路基于电平移位电路的输出将高电压施加到显示装置。例如，日本未审查的专利申请公开号11-225054(Isobe等人)在相关技术中描述了电压输出电路。

图5和图6示出了Isobe等人所描述的驱动电路。在图5中，电压输出电路由CMOS型电路组成，该CMOS型电路是由P沟道型场效应晶体管(下文称为“PMOS晶体管”)和N沟道型场效应晶体管(下文称为“NMOS晶体管”)依次构成。同时，在图6中，电压输出电路由两只NMOS晶体管组成。在这两种情况下，相关技术的电压输出电路具有单晶体管由一个电平移位电路驱动的电路结构。

然而，在图5所示的电路中，电压输出电路中的晶体管的电流负载特性主要取决于电源电势。因此，电源电势越低，电流负载特性越大(参见图8)。同时，在图6示出的电路中，由于在电压输出电路的晶体管的栅极和源极之间插入了齐纳二极管Di，因此输出电势低于电源电势VCC，输出电势低于电源电源电势VCC的量与齐纳二极管Di的压降VZ相对应(参见图7)。

如上述说明，在相关技术中的驱动电路的电压输出电路中使用PMOS晶体管的情况下，电流负载特性取决于电源电势，因此电源电势越低，电流负载电阻就变得越大。而且，在电压输出电路中使用NMOS晶体管的情况下，输出电势低于电源电势VCC。

发明内容

在一个实施方式中，本发明提供一种半导体器件，该半导体器件包括：电平移位电路，该电平移位电路将具有从第一电源电势至第二电源电势的振幅的输入信号转换为具有从第一电源电势至第三电源电势的振幅的信号；第一输出部分，该第一输出部分基于电平移位电路的输出，将从第三电源电势产生的电压输出至输出端，该第一输出部分包括NMOS晶体管；以及第二输出部分，该第二输出部分基于电平移位电路的输出，将从第三电源电势产生的电压输出至输出端，该第二输出部分包括PMOS晶体管。

根据本发明，通过利用在电压输出电路的上部中使用的PMOS晶体管和NMOS晶体管，即使电源电势低的情况下，也能够获得更低的电流负载电阻特性，并且输出电势能够保持在电源电势VCC。

附图说明

从以下结合附图的对特定优选实施方式的描述中，本发明的上述及其他目的、优点及特征将变得更加明显，其中：

图1是根据本发明的第一实施方式的半导体器件100的框图；

图2示出了图1所示的半导体器件100的更为详细结构的电路图；

图3示出了根据本发明的第一实施方式的半导体器件的输入波形和输出波形；

图4示出了根据本发明的第一实施方式的电压输出电路中晶体管的电流负载特性；

图5示出了现有技术中的半导体器件；

图6示出了现有技术中的半导体器件；

图7示出了在相关技术中半导体器件的输入波形和输出波形；以及

图8示出了在相关技术中电压输出电路中晶体管的电流负载特性。

具体实施方式

在此结合示意性的实施方式对本发明进行描述。本领域技术人员应当了解到，利用本发明的启示，可实现许多可替换的实施方式，并且本发明不限于为说明目的而示出的实施方式。

第一实施方式

在此参照附图说明根据本发明的实施方式。图1是根据本发明第一实施方式的半导体器件的框图。如图1所示，根据本实施方式的半导体器件100包括电平移位电路1和电压输出电路2。此外，将电压输出电路2连接到显示装置3。例如，电平移位电路将约为3V到5V低振幅电平信号转换为约为50V至200V的高振幅电平信号。电压输出电路2根据电平移位电路1的输出，将高电压施加到显示装置3。以下将更详细说明具有这样的结构的根据本发明的实施方式。

图2示出了图1所示的半导体器件100的详细结构。如图2所示，根据本发明的半导体器件100包括逆变器INV、晶体管P1-P3和N1-N4、以及齐纳二极管Di。首先，参见图2说明电平移位电路1的连接。

将输入端IN连接到NMOS晶体管N1的栅极(控制端)，其中具有从第一电源电势(下文称为“接地电势”)至第二电源电势的振幅的输入信号从输入端IN输入，并且将NMOS晶体管N1的源极连接到接地电势。此外，将NMOS晶体管N1的漏极连接到PMOS晶体管P2的栅极。将PMOS晶体管P2的源极连接到第三电源电势(下文称为“电源电势VCC”)，以及将PMOS晶体管P2的漏极连接到NMOS晶体管N3的栅极和齐纳二极管Di的阴极电极。通过逆变器INV也将输入端IN连接到NMOS晶体管N2的栅极。将NMOS晶体管N2的源极连接到接地电势，并且将NMOS晶体管N2的漏极连接到PMOS晶体管P1的栅极。将PMOS晶体管P1的源极连接到电源电势VCC，以及PMOS晶体管P1的漏极连接到第一输出部分的栅极(下文称为“PMOS晶体管P3”)。此外，PMOS晶体管P1和NMOS晶体管N1以串联方式连接，并且PMOS晶体管P2和NMOS晶体管N2也以串联方式连接。

将PMOS晶体管P3的源极连接到电源电势VCC，并且将PMOS晶体管P3的漏极连接到输出端OUT。将NMOS晶体管N3的漏极连接到电源电势VCC，并且将NMOS晶体管N3的源极连接到齐纳二极管Di的阳极电极和输出端OUT。此外，通过逆变器INV也将输入端IN连接到NMOS晶体管N4的栅极。此外，将NMOS晶体管N4的源极连接到接地电势，并且将NMOS晶体管N4的漏极连接到齐纳二极管Di的阳极电极和输出端OUT。顺便提及，NMOS晶体管N3和齐纳二极管Di构成第二输出部分。

在图2所示的电路中，图1所示的电平移位电路1主要通过PMOS晶体管P1和P2、NMOS晶体管N1和N2以及逆变器INV实现。

此外，电压输出电路2主要通过PMOS晶体管P3、NMOS晶体管N3和N4、以及齐纳二极管Di来实现。以下参见图2说明根据本实施方式的半导体器件的具体工作。

将与第一电源电势相对应的“低”电平信号输入至输入端IN。该“低”电平信号具有该输入信号的较低侧电势，并且在本实施方式中是接地电势。此时，NMOS晶体管N1变为为截止状态。此外，由于通过逆变器将反信号INV输入至NMOS晶体管N2，因此NMOS晶体管N2变为导通状态。因此，由于将接地电势提供至PMOS晶体管P1的栅极，所以PMOS晶体管P1变为导通状态。此外，由于PMOS晶体管P1变为导通状态，将电源电势VCC提供至PMOS晶体管P2的栅极，因此PMOS晶体管P2变为截止状态。

此外，由于将电源电势VCC提供至PMOS晶体管P3的栅极，所以PMOS晶体管P3变为截止状态。而且，由于将接地电势提供至NMOS晶体管N3的栅极，因此NMOS晶体管N3变为截止状态。由于通过逆变器INV将“高”电平输入至NMOS晶体管N4的栅极，因此NMOS晶体管N4变为导通状态。顺便提及，因为齐纳二极管Di的阳极端子和阴极端子处于相同的电势，即接地电势，所以齐纳二极管变为非传导状态。因此，接地电势从输出端OUT输出。

此外，将与第二电源电势相对应的“高”电平信号输入至输入端IN。该“高”电平信号具有输入信号的较高侧电势，并且高于NMOS晶体管N1的阈值电压但低于电源电势VCC。此时，将“高”电平信号输入至NMOS晶体管N1的栅极，并且通过逆变器INV将“低”电平信号输入至NMOS晶体管N2和N4的栅极。因此，NMOS晶体管NI变为导通状态，但NMOS晶体管N2和N4变为截止状态。因此，由于将接地电势提供至PMOS晶体管P2和P3的栅极，于是PMOS晶体管P2和P3变为导通状态。由于将电源电势VCC提供至PMOS晶体管P1的栅极，所以PMOS晶体管P1变为截止状态。

此时，因为PMOS晶体管P3变为导通状态，所以将电源电势VCC从输出端OUT输出。当电源电势VCC为高时，NMOS晶体管N3的栅极和齐纳二极管Di的阴极通过PMOS晶体管P2变为电源电势VCC。因为连接到PMOS晶体管P2的所有负荷仅是这两个部件，所以它们不会引起任何压降。同时，NMOS晶体管N3的源极和齐纳二极管Di的阳极，通过PMOS晶体管P3变为电源电势VCC。可能会出现暂时的压降，这取决于输出端OUT的负荷，该输出端OUT连接到NMOS晶体管N3的源极和齐纳二极管Di的阳极。然而，因为在电源电势VCC足够高，例如，等于或大于5.0V(见图8)的区域中，PMOS晶体管P3的电阻足够低，所以它在限定时间长度内将电压升高为基本等于电源电势VCC。因为此时穿过齐纳二极管Di的阴极和阳极的电压差基本上为零，所以分别连接齐纳二极管Di的阳极和阴极的NMOS晶体管N3的栅极和源极之间的电压差也基本变为零，从而NMOS晶体管N3变为截止状态。即，根据本发明的一个实施方式的电路，在电源电势VCC较高的区域中，能够输出电势基本等于电源电势VCC的信号。

同时，根据显示装置改变从输出端OUT输出的电源电势VCC的电压。以下将说明从输出端OUT输出例如约2.3V至5.0V的低电压区域中的电源电势VCC的情况。

如图8中“VDD下降”所示，电源电势VCC下降的越多，PMOS晶体管P3的导通电阻上升的越多。即使PMOS晶体管P3的导通电阻升高，并且PMOS晶体管P3所导致的压降大于齐纳二极管Di的齐纳电压VZ，NMOS晶体管N3仍变为导通状态。因此，即使PMOS晶体管P3的导通电阻上升，由它的导通电阻所导致的压降不会增加到或大于VZ。在该状态下，将电源电势VCC从PMOS晶体管P3和NMOS晶体管N3提供至输出端OUT。

以下讨论在转换期间的电路行为，例如，当电源电势VCC刚接通时。例如，在电源电势VCC打开后紧接着的一段时间内，在此期间电源电势VCC不足够高，在图5所示的现有技术中的驱动电路在输出符合电源电势VCC之前要花费较长时间，因为输出电流小并且PMOS晶体管的导通电阻高。然而，在根据本实施方式的驱动电路中，输出电压能够主要由NMOS晶体管N3产生，NMOS晶体管N3具有较低导通电阻，直至在电源电势VCC打开后，输出电压才达到VCC-VZ。同时，虽然在输出电压达到VCC-VZ之后NMOS晶体管N3变为截止状态，但是PMOS晶体管P3能够将输出电压提高至电压几乎等于电源电势VCC。图4和图8示出了表示转换期间导通电阻和工作的波形图。

以这种方式，通过将NMOS晶体管N3的特性应用于电压输出电路的晶体管，即使在电源电势VCC的电压为低的情况下，也能够达到更低的导通电阻特性。

此外，因为PMOS晶体管P3也用作电压输出电路的晶体管，所以输出电势不会降低到与插在NMOS晶体管N3的栅极和源极之间的齐纳二极管Di的压降VZ相对应的量，并且能够保持在电源电势VCC(参见图3和图7)。

以这种方式，将PMOS晶体管和NMOS晶体管作为电压输出电路的晶体管，能够弥补仅使用其中一个晶体管而产生的不足。

显然，本发明并不限于上述实施方式，可以在不背离本发明的范围和精神的情况下，对本发明作出修改和改变。

Claims

1.一种半导体器件，包括：

电平移位电路，将具有从第一电源电势至第二电源电势的振幅的输入信号转换为具有从所述第一电源电势至第三电源电势的振幅的信号；

第一输出部分，基于所述电平移位电路的输出，将从所述第三电源电势产生的电压输出至输出端，所述第一输出部分包括NMOS晶体管；以及

第二输出部分，基于所述电平移位电路的输出，将从所述第三电源电势产生的电压输出至所述输出端，所述第二输出部分包括PMOS晶体管。

2.根据权利要求1所述的半导体器件，其中，所述第一输出部分包括在所述NMOS晶体管的控制端和所述输出端之间连接的二极管元件。

3.根据权利要求2所述的半导体器件，其中，所述二极管元件是齐纳二极管。

4.根据权利要求1所述的半导体器件，其中，将所述PMOS晶体管连接在所述第三电源电势和所述输出端之间。

5.一种半导体器件，包括：

输出信号的电平移位电路，响应于输入信号转换所述信号的电平；

多个第一导电型场效应晶体管，以串联方式设置在第一电源和第二电源之间；以及

第二导电型场效应晶体管，设置在所述多个第一导电型场效应晶体管的节点和所述第一电源之间，响应于所述电平移位电路的输出，控制所述第二导电型场效应晶体管。