CN101334985B - 一种波形数据的显示装置及方法 - Google Patents

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Abstract

本发明公开了一种波形数据的显示装置，包括微处理器，还包括逻辑处理装置，微处理器接收采集的参数信息，根据色阶画法生成该参数的待画波形的用于平滑波形的垂直线的位置信息及亮度最高的颜色值信息，并输出每个垂直线的位置信息及亮度最高的颜色值信息，逻辑处理装置响应每个垂直线的位置信息及亮度最高的颜色值信息，从垂直线的起点坐标或终点坐标开始，计算随垂直线上的线长的步进且在小于或等于亮度最高的颜色值信息的范围内递增或递减的颜色值。本发明提出了一种硬件实现波形色阶画法的波形处理方案，既提高了波形显示质量，又节省了CPU运算能力和传输带宽。

Description

一种波形数据的显示装置及方法
【技术领域】
本发明涉及各种波形显示设备，尤其涉及对各种生理参数的波形显示装置。
【背景技术】
随着检测技术的发展，对这些检测的参数进行实时波形显示的显示技术也不断发展。例如医用监护仪是一种需要同时快速显示多种生理参数的设备，目前的多参数监护仪可以显示IBP、NIBP、CO、CO2、SPO2、ECG等多种生理参数信息，而多导联ECG参数更需要同屏显示多通道的ECG参数，为反映这些参数的趋势信息会在屏幕上画出各个参数的幅度随时间变化的波形数据。
通常显示这种波形数据的画法主要有以下几种：
一、采用描点法画出波形数据。波形数据的显示比较关键的技术难点是如何平滑波形的问题，这是由于参数数据会实时变化，并且相邻两点之间存在差值，这样在显示屏上显示的便不是连续的波形趋势数据，简单的处理方法便是将不连续的值处采用垂直线填充，波形画法较为简单。
二、采用插值拟合法画出波形数据。插值拟合法相对于描点法的不同是展宽相邻两个有效波形数据点，在两个有效数据点之间插入拟合的数据，达到平滑波形的目的。这种方法需要在两个相邻有效数据点上插入足够多的拟合数据才能达到平滑波形的目的，并且所需运算量相比描点法要大许多，并且由于采用了拟合算法需要乘、除法运算，其乘、除运算量与采用的拟合算法和插值点的数目有关。
三、采用色阶画法画出波形数据。色阶画法是描点法的一种改进，其将描点法中的垂直线段有一种颜色转变成逐渐由明到暗的渐变线，这种画法使不连续点由于视觉上的效果而平滑。但这种画法同样需要乘、除运算，其与相邻两点的差值有关，差值越大，运算量越大，这种算法在某些情况下运算量相比插值拟合法要小些。
上述方法的缺陷是：采用简单的描点画法存在波形显示平滑效果差的缺点，但由于只能采用垂直线填充，而两点之间水平坐标是不同的显示效果上会出现较多的不连续点，并且波形的平滑效果很差，无法满足视觉上的要求。插值拟合画法和色阶画法可以较好的显示出平滑的波形，但其采用了大量的乘除算法，因而运算量相比描点法要增加很多；插值拟合画法同屏显示的波形将由于插入的平滑数据点而使得显示的波形长度降低，减少了显示的信息量；色阶画法在CPU与硬件处理模块之间的传输信息量将由于连续直线的分段而增加，当同屏显示的波形数目增加时CPU的运算能力、硬件的传输带宽与实际处理方法要求之间的矛盾将显现出来。
【发明内容】
本发明的主要目的就是解决现有技术中的技术问题，提供一种波形数据的显示装置，通过硬件实现波形色阶画法的波形处理，既提高了波形显示质量，又节省了CPU运算能力和传输带宽。
本发明的次要目的是提供一种波形数据的显示装置，在实现波形色阶画法时，对于不同长度的垂直线采用不同的方案，进一步减少计算的数据量和传输的数据量。
为实现上述目的，本发明提供一种波形数据的显示装置，包括微处理器，还包括逻辑处理装置，所述微处理器用于接收采集的参数信息，根据色阶画法生成该参数的待画波形的用于平滑波形的垂直线的位置信息及亮度最高的颜色值信息，并输出每个垂直线的位置信息及亮度最高的颜色值信息，所述垂直线的位置信息选自于该垂直线的起止点坐标、起点坐标和线长信息、终点坐标和线长信息中的任一种，所述逻辑处理装置响应每个垂直线的位置信息及亮度最高的颜色值信息，从垂直线的起点坐标或终点坐标开始，计算随垂直线上的线长的步进且在小于或等于亮度最高的颜色值信息的范围内递增或递减的颜色值。
在一种实施例中，所述逻辑处理装置包括斜线中点处理单元，所述斜线中点处理单元接收垂直线的总线长信息和亮度最高的颜色值信息，根据斜线中点法计算随垂直线上的线长的步进而递增或递减的颜色值并输出。
其中，所述斜线中点处理单元的一种实现方案是包括第一比较器、第一多路选择器、第二多路选择器、最大值寄存器、最小值寄存器、第一乘法器、第二乘法器、第一减法器、第一寄存器、第二寄存器、第二减法器、第三减法器、第二比较器、第三多路选择器、第一加法器、第三寄存器、第九寄存器、第十寄存器、第二加法器和第三加法器；所述第一比较器接收垂直线的总线长信息和亮度最高的颜色值信息，输出端分别耦合到所述第一多路选择器和第二多路选择器的控制端；所述第一多路选择器的输入端接收垂直线的总线长信息和亮度最高的颜色值信息，输出端耦合到最小值寄存器，所述最小值寄存器的输出端耦合到用于对输入值执行乘2的第一乘法器；所述第二多路选择器的输入端接收垂直线的总线长信息和亮度最高的颜色值信息，输出端耦合到最大值寄存器，所述最大值寄存器的输出端分别耦合到用于对输入值执行乘2的第二乘法器和用于对输入值执行减1的第一减法器；所述第一减法器的输出端耦合到最大值寄存器的输入端；所述第一乘法器和第二乘法器的输出端分别耦合到第二减法器的输入端，所述第二减法器的输出端耦合到第一寄存器的输入端；所述第一乘法器的输出端还耦合到第二寄存器的输入端；所述第一乘法器和最大值寄存器的输出端还耦合到第三减法器，所述第三减法器的输出端耦合到第三寄存器的输入端；所述第三寄存器的输出端耦合到用于将输入值和0进行比较的第二比较器的输入端，所述第二比较器的输出端耦合到第三多路选择器的控制端；所述第一寄存器和第二寄存器的输出端分别耦合到第三多路选择器的两个输入端，所述第三多路选择器的输出端耦合到第一加法器的输入端，所述第三寄存器的输出端还耦合到第一加法器的输入端，所述第一加法器的输出端耦合到第三寄存器的输入端；所述第九寄存器的输出端用于输出第一计算值且耦合到用于对输入值按照第一步进值执行增加或减少的第二加法器的输入端，所述第二加法器的输出端耦合到第九寄存器的输入端；所述第十寄存器的输出端用于输出第二计算值且耦合到用于对输入值按照第二步进值执行增加或减少的第三加法器的输入端，所述第三加法器的输出端耦合到第十寄存器的输入端；所述第三寄存器的控制端还分别耦合到第九寄存器和第十寄存器。在时钟信号控制下，所述第一比较器用于将垂直线的总线长和亮度最高的颜色值进行比较，比较结果用于控制第一多路选择器和第二多路选择器的输出，以使将垂直线的总线长和亮度最高的颜色值中的大者输出到最大值寄存器，将垂直线的总线长和亮度最高的颜色值中的小者输出到最小值寄存器，最小值寄存器将小者乘2后输出并与最大值寄存器将大者乘2后输出的值相减，相减后的值输出到第一寄存器，最小值寄存器将小者乘2后还输出到第二寄存器，最小值寄存器还将小者乘2后与最大值寄存器输出的值相减，相减后的值输出到第三寄存器，第二比较器用于将第三寄存器中的值和0相比较，并将比较结果用于控制第三多路选择器的输出，以使第三多路选择器在第三寄存器中的值大于0时输出第一寄存器中的值，在第三寄存器中的值小于或等于0时输出第二寄存器中的值，第三寄存器中的值和第三多路选择器输出的值通过第一加法器相加后再输出到第三寄存器以更新第三寄存器中的值，第三寄存器在每次更新时，输出控制信号分别至第九寄存器和第十寄存器，控制第九寄存器输出第一计算值，同时第十寄存器输出与该第一计算值相对应的第二计算值，所述第二加法器将第一计算值按照第一步进值执行增加或减少后输出到第九寄存器，以更新第九寄存器中的值，所述第三加法器将第二计算值按照第二步进值执行增加或减少后输出到第十寄存器，以更新第十寄存器中的值，第一减法器用于将最大值寄存器中的值执行减1后输出到最大值寄存器，以更新最大值寄存器中的值。
所述第一步进值和第二步进值为1或-1。其中一种方案是步进值为-1，所述第二加法器将第一计算值执行减1后输出到第九寄存器，所述第三加法器将第二计算值执行减1后输出到第十寄存器。
所述斜线中点处理单元的另一种实现方案是还包括第一比较结果寄存器、第四多路选择器和第四寄存器；所述第一比较器的输出端还耦合到第一比较结果寄存器的输入端，所述第一比较结果寄存器的输出端耦合到第四多路选择器的控制端，所述第四多路选择器的输入端分别接收第九寄存器输出的第一计算值和第十寄存器输出的第二计算值，其输出端耦合到第四寄存器；所述最大值寄存器的输出端还耦合到第九寄存器的输入端，用于将垂直线的总线长和亮度最高的颜色值中的大者作为第九寄存器的初始值；所述最小值寄存器的输出端还耦合到第十寄存器的输入端，用于将垂直线的总线长和亮度最高的颜色值中的小者作为第十寄存器的初始值；所述第四多路选择器用于在垂直线的总线长大于或等于亮度最高的颜色值时输出第十寄存器中的第二计算值至第四寄存器，在垂直线的总线长小于亮度最高的颜色值时输出第九寄存器中的第一计算值至第四寄存器，所述第四寄存器用于按照时钟将其中的值输出。
在另一种实施例中，所述逻辑处理装置还包括定点数处理单元，所述定点数处理单元接收垂直线的总线长信息和亮度最高的颜色值信息，根据定点数法计算随垂直线上的线长的步进而递增或递减的颜色值并输出。
所述定点数处理单元包括倒数器、第三乘法器、第五寄存器、第六寄存器、第四减法器和第七寄存器；所述倒数器接收垂直线的总线长值，将垂直线的总线长值求倒数后输出到第五寄存器，所述第五寄存器的输出端耦合到第三乘法器的输入端；所述第三乘法器接收垂直线的总线长值的倒数和亮度最高的颜色值，将两值相乘后输出到第六寄存器，第六寄存器的输出端耦合到第四减法器的输入端；所述第七寄存器的输入端用于接收亮度最高的颜色值，其输出端用于输出颜色值并耦合到第四减法器的输入端，所述第四减法器的输出端耦合到第七寄存器，用于更新第七寄存器中的颜色值。
在进一步的实施例中，所述逻辑处理装置还包括控制器和第五多路选择器，所述斜线中点处理单元的输出端和定点数处理单元的输出端分别耦合到第五多路选择器的输入端，所述控制器输出控制信号至第五多路选择器的控制端，用于控制第五多路选择器的输出值在斜线中点处理单元输出的值或定点数处理单元输出的值之间切换。
本发明的有益效果是：1)本发明通过增加后端的显示硬件，使后端的显示硬件通过对显存的读写及显示时序合成完成波形信息在显示器上显示的功能，而CPU(微处理器)只需要将待画的波形垂直线的位置信息及亮度最高的颜色值信息通过总线接口模块发送给后端的显示硬件即可，从而既提高了波形显示质量、加快了波形的显示效率，又节省了CPU运算能力和传输带宽。2)本发明对不同线长的垂直线采用不同的画法，进一步简化了波形的算法，并且保证了计算精度。
本发明的特征及优点将通过实施例结合附图进行详细说明。
【附图说明】
图1是本发明的总体结构框图；
图2是色阶画法的截断误差示意图；
图3是斜线的中点算法的流程图；
图4是本发明一种实施例的逻辑结构图；
图5是本发明另一种实施例的逻辑结构图；
图6是本发明又一种实施例的逻辑结构图；
图7是波形色阶画法的颜色渐变示意图。
【具体实施方式】
请参考图1，其给出了硬件快速显示波形数据的画法的总体结构。其中CPU模块完成参数信息的接收，校验，波形刷新等工作，实现方案可以采用现有的技术方案，CPU模块只需要将待画的波形垂直线的起止点坐标及亮度最高的颜色值信息通过总线接口模块发送给后端的逻辑处理装置即可，逻辑处理装置通过对显存的读写及显示时序合成完成波形信息在显示器上显示的功能。
首先说明波形色阶画法的原理，波形色阶画法其实际上是直线算法的变种，如图7所示，即仍然以直线操作完成波形的描点操作，只不过这种直线是从一种较亮的颜色在直线长度内逐渐变为一种暗色如灰色或黑色的操作，这种渐变是一种线性的操作，即颜色渐变值是与直线长度成线性比例的，如前所述，这样由这种长度不同，颜色渐变，在水平方向紧密叠加的一组直线就组成了平滑的波形图像。
在通过硬件处理上可以将这种渐变直线的操作转化成若干组长度不一的短线段完成，可以节省CPU作大量数学运算(特别是乘法和除法操作)和数据传输操作的时间。从而在一定程度上可以解决CPU处理瓶颈的问题。
采用逻辑处理装置(例如FPGA或ASIC)完成这种颜色随长度渐变的色阶直线在硬件处理上也存在其内在的瓶颈，其主要体现在工作频率和资源利用率这对矛盾上。色阶画法的乘、除法等操作是逻辑处理装置同样需要面对的问题，采用具有内嵌DSP硬件处理单元或设计工作频率较高的乘法单元可以完成这些操作，为达到较高的工作频率需要更多的逻辑资源，如何在工作频率与资源利用之间寻找一个平衡点需要认真考虑，但这并不是需要解决和克服的主要问题；如上述采用CPU完成色阶画法的核心算法是浮点数操作，其处理精度是有保障的，而逻辑处理装置处理进行浮点操作特别是浮点加减法时在硬件复杂度和时序收敛上会遇到更大的困难，而定点数计算在线操作较长的情况下其累计误差会产生字长的效应而影响运算的精度，进而影响波形在相邻点差值较高的情况下出现失真和毛刺等现象。
上述现象可以由以下例子帮助理解，假设每种颜色值最大为ColorMax＝Cm，设波形直线长度最大为LinMax＝Lm，即需要在Lm个点内等间距的画出Cm种颜色，其颜色步进值为Step＝Cm/Lm，颜色从0开始在Lm长度内的第n个点的颜色值为C(n)＝Round(n*Step)，其中Round(a)为取整运算。
ColorMax＝Cm
LinMax＝Lm
Step＝Cm/Lm
C(n)＝Round(n*Step)
若采用具有4位小数位的定点算法则进行此步除法的最大误差可以如下式计算得出ε＝1/24＝0.0625，则在画长度为256的直线情况下最大舍入误差(由于计算机字长的限制，把位数较多的数用位数较少的数代替(通常用四舍五入法则)，由此产生的误差称作舍入误差)Emax＝ε*256＝16，这种误差显然是不能接受的。
图2给出了在小数部分字长固定为4，最大颜色等级为4，8….64的情况下，按照上述画法采用定点算法与浮点算法之间的最大误差值随波形直线长度变化的趋势图。可见ColorMax越大，定点算法与浮点算法的误差值越大；而在ColorMax一定的情况下，其误差值的趋势又存在如下特点，所画的色阶直线越长，这种误差值越大，同时通过图2可以发现这种误差值在其变化趋势上具有一定的特点，在色阶直线长度值较低时，其变化较为平缓，误差值在一定范围内波动，其存在某临界点，在临界点前后误差值将显著变化。通过分析各种情况，进行计算可以得出，此临界点在一般情况下总是大于ColorMax的值，在给定误差精度的情况下，其临界点也是固定的。这一特点也为对逻辑处理装置进行优化处理提供了参考。
引入如下分析，在所画色阶直线的长度为256时，使舍入误差在0.5以内(这个范围是一种可以接受的误差处理)则定点小数的位数至少为W＝log(1/2/256)＝9，如整数部分的字长为8，则整个算法进行定点加法的字长将达到17位，使用这样一种位数较高的加法器即使采用超前进位的逻辑优化操作也很难工作在较高的工作频率，如上述分析当波形直线的长度进一步加长，所需的定点加法的字长将进一步加大，因而如何解决实际运算中出现的定点误差与运算效率的矛盾将成为采用逻辑处理装置完成波形色阶画法的关键问题。同时图2所展示出的其误差值随长度变化的特点也告诉我们在整个长度范围内兼顾色阶画法的误差值是不必要的，在长度不超过ColorMax的情况下，以上算法也能够提供较好的运算精度。
为解决上述问题，本发明引入了另外一种计算机图形学中的中点算法。计算机图形学领域中，Bresenham算法是应用最广泛的只使用整数的经典直线扫描转换算法。该算法在生成直线和圆图形时利用整数计算，大大简化了计算量，提高了算法的执行效率，本发明使用的中点算法是一种从Bresenham算法派生出来算法。中点算法在处理直线和圆图形时就简化为Bresenham算法，会产生同样的象素。Bresenham在提出就证明并得出结论：通过对误差(离实际图元的距离)进行最小化处理，它的直线和圆图形的整数算法能给出对精确图元的最好的逼近结果。这种算法利用了在象素点较多的情况下人眼分辨率不够可以从视觉上和理论上通过整数算法得到最逼近的拟合曲线或斜线。本发明中把待画的色阶直线的坐标看作一个方向的坐标，例如水平坐标x，则垂直坐标y可以看作随水平坐标渐变的颜色信息。
这种算法以实际上通过迭代运算，通过累加和误差校正完成斜线数据的输出，其精度不取决于累加字长，其全部以整数运算实现，并且字长固定，在长度为N的情况下只需要以Log2(N)位累加运算即可实现。是一种高效的定点数算法，其数据流程图如图3所示。其中(x0，y0)，(x1，y1)为输入的斜线段两个端点的坐标值，其输出量(x，y)为斜线上点坐标，其它变量为计算的中间变量，sign(x)运算为取符号位运算。斜线坐标的输出是一种迭代运算，因而其运算随着坐标递增而逐步输出。
如图4所示为采用这种利用斜线中点算法完成波形色阶画法的逻辑处理装置的一种实施例的逻辑框图，逻辑处理装置响应由CPU发送的每个垂直线的位置信息及亮度最高的颜色值信息，从垂直线的起点坐标或终点坐标开始，计算随垂直线上的线长的步进且在小于或等于亮度最高的颜色值信息的范围内递增或递减的颜色值。垂直线的位置信息可以是垂直线的起止点坐标或起点坐标和线长信息或终点坐标和线长信息，通过这些可以得知垂直线的起始位置及总线长。其中Suspend信号，Clock信号，Reset信号到达各个寄存器，因而图中并未画出。同时需要指出的是本图内的逻辑加减运算全部采用的是有符号数处理，因而在输入端需要对待计算的数据进行符号位扩展。此斜线算法单元的待输入计算值为待画垂直线的亮度最高的颜色值信息Color和该垂直线的总线长Length。为减少运算量和兼顾实际需要，此处(x0，y0)＝(0，0)即可，此时Max|x1-x0，y1-y0|＝Max|x1，y1|，即将计算两个差值的最大值运算转换成直接选择两个输入值的最大值的运算。
实施例一，所述逻辑处理装置包括斜线中点处理单元1，如图4所示，其中，所述斜线中点处理单元1的一种实现方案是包括第一比较器101、第一多路选择器102、第二多路选择器103、最大值寄存器105、最小值寄存器104、第一乘法器106、第二乘法器107、第一减法器108、第一寄存器110、第二寄存器111、第二减法器109、第三减法器116、第二比较器112、第三多路选择器113、第一加法器115、第三寄存器114、第九寄存器118、第十寄存器117、第二加法器120和第三加法器119。
所述第一比较器101接收垂直线的总线长信息Lengh和亮度最高的颜色值信息Color，将垂直线的总线长和亮度最高的颜色值进行比较，输出端分别耦合到所述第一多路选择器102和第二多路选择器103的控制端；所述第一多路选择器102的输入端接收垂直线的总线长信息Lengh和亮度最高的颜色值信息Color，输出端耦合到最小值寄存器104，所述第二多路选择器103的输入端接收垂直线的总线长信息Lengh和亮度最高的颜色值信息Color，输出端耦合到最大值寄存器105，第一比较器101输出的比较结果用于控制第一多路选择器102和第二多路选择器103的输出，以使将垂直线的总线长Lengh和亮度最高的颜色值Color中的大者输出到最大值寄存器105，将垂直线的总线长Lengh和亮度最高的颜色值Color中的小者输出到最小值寄存器104。
所述最小值寄存器104的输出端耦合到用于对输入值执行乘2的第一乘法器106，对小者执行乘2操作；所述最大值寄存器105的输出端分别耦合到用于对输入值执行乘2的第二乘法器107和用于对输入值执行减1的第一减法器108，分别对大者执行乘2操作和减1操作；所述第一减法器108的输出端耦合到最大值寄存器105的输入端，第一减法器108对最大值寄存器105中的值执行减1后将结果输出到最大值寄存器105，以更新最大值寄存器105中的值，使最大值寄存器105中的值随着时钟每次递减1。所述第一乘法器106和第二乘法器107的输出端分别耦合到第二减法器109的输入端，实现小者的两倍减去大者的两倍，所述第二减法器109的输出端耦合到第一寄存器110的输入端，将小者的两倍减去大者的两倍的结果存入第一寄存器110；所述第一乘法器106的输出端还耦合到第二寄存器111的输入端，将小者的两倍存入第二寄存器111；所述第一乘法器106和最大值寄存器105的输出端还耦合到第三减法器116，实现小者的两倍减去大者，所述第三减法器116的输出端耦合到第三寄存器114的输入端，将小者的两倍减去大者的结果存入第三寄存器114。
所述第三寄存器114的输出端耦合到第二比较器112的输入端，第二比较器112将第三寄存器114输出的值和0进行比较，所述第二比较器112的输出端耦合到第三多路选择器113的控制端；所述第一寄存器110和第二寄存器111的输出端分别耦合到第三多路选择器113的两个输入端，所述第三多路选择器113的输出端耦合到第一加法器115的输入端，所述第三寄存器114的输出端还耦合到第一加法器115的输入端，所述第一加法器115的输出端耦合到第三寄存器114的输入端；第二比较器112用第三寄存器114中的值和0相比较的结果控制第三多路选择器113的输出，当第三寄存器114中的值大于0时使第三多路选择器113输出第一寄存器中110输出的值，当第三寄存器114中的值小于或等于0时使第三多路选择器113输出第二寄存器111输出的值，第三寄存器114中的值和第三多路选择器113输出的值通过第一加法器115相加后再输出到第三寄存器114中，以更新第三寄存器114中的值。
所述第九寄存器118的输出端用于输出第一计算值且耦合到第二加法器120，第二加法器120用于对输入的第一计算值执行加1或减1的操作，所述第二加法器120的输出端耦合到第九寄存器118的输入端，将步进后的新值输入给第九寄存器118，以更新第九寄存器118中的值；所述第十寄存器117的输出端用于输出第二计算值且耦合到第三加法器119的输入端，第三加法器119用于对输入的第二计算值执行加1或减1的操作，所述第三加法器119的输出端耦合到第十寄存器117的输入端，将步进后的新值输入给第十寄存器117，以更新第十寄存器117中的值；所述第三寄存器114的控制端还分别耦合到第九寄存器118和第十寄存器117，在每次更新时，输出控制信号至第九寄存器118和第十寄存器117，控制第九寄存器118输出第一计算值，同时控制第十寄存器117输出与该第一计算值相对应的第二计算值，即第三寄存器114中的值还控制第九寄存器118与第十寄存器117是否进行步进的选择，即第三寄存器114的值决定第九寄存器118与第十寄存器117的值进行递减或保持不变。所述第二加法器120将第一计算值执行加1或减1后输出到第九寄存器118，以更新第九寄存器118中的值，所述第三加法器119将第二计算值执行加1或减1后输出到第十寄存器117，以更新第十寄存器117中的值。如此进行循环计算，第九寄存器118随着时钟输出第一计算值，第十寄存器117随着时钟输出第二计算值。如果将垂直线的总线长信息Lengh和亮度最高的颜色值信息Color分别输入第九寄存器118和第十寄存器117作为其初始值，而第二加法器120和第三加法器119分别执行减1操作，则第九寄存器118输出的第一计算值为递减的垂直线上的线长值，第十寄存器117输出的第二计算值为递减的颜色值。
本实施例中，通过对Load信号的捕捉，内部的start信号负责中点算法模块内部寄存器运算初始化，第九寄存器118的初始值在start值有效时将最大值寄存器105的值调入，start信号还完成对最大值寄存器105、最小值寄存器104、第一寄存器110、第二寄存器111、第三寄存器114初始值的调入，负责对第十寄存器117的初始值清零。Suspend信号为负责运算的流控机制的信号，其决定此算法单元是否继续进行数据运算及输出。
通过以上装置实现斜线中点法所得出的线长和随线长的变化而渐变的颜色值。
本实施例中，根据实际情况，第二加法器120和第三加法器119对输入值进行步进运算的步进值还可以是其它值，例如2或3。
实施例二，在实施例一的基础上，本实施例增加了输出控制，如图5所示，斜线中点处理单元1还包括第一比较结果寄存器121、第四多路选择器122和第四寄存器123；所述第二加法器120将第一计算值执行减1后输出到第九寄存器118，所述第三加法器119将第二计算值执行减1后输出到第十寄存器117。所述第一比较器101的输出端还耦合到第一比较结果寄存器121的输入端，以将比较结果存入第一比较结果寄存器121中，所述第一比较结果寄存器121的输出端耦合到第四多路选择器122的控制端，所述第四多路选择器122的输入端分别接收第九寄存器118输出的第一计算值和第十寄存器117输出的第二计算值，其输出端耦合到第四寄存器123；所述最大值寄存器105的输出端还耦合到第九寄存器118的输入端，用于将垂直线的总线长Lengh和亮度最高的颜色值Color中的大者作为第九寄存器118的初始值；所述最小值寄存器104的输出端还耦合到第十寄存器117的输入端，用于将垂直线的总线长Lengh和亮度最高的颜色值Color中的小者作为第十寄存器117的初始值；根据第一比较结果寄存器121输出的比较结果，使所述第四多路选择器122在垂直线的总线长Lengh大于或等于亮度最高的颜色值Color时输出第十寄存器117中的第二计算值至第四寄存器122，在垂直线的总线长Lengh小于亮度最高的颜色值Color时输出第九寄存器118中的第一计算值至第四寄存器122，所述第四寄存器122用于按照时钟将其中的值输出。
本实施例中，当垂直线的总线长信息Lengh大于或等于亮度最高的颜色值信息Color时，第九寄存器118输出的是线长值，第十寄存器117输出的是颜色值，通过控制第四多路选择器122的输出，使在这种情况下，斜线中点处理单元1输出第十寄存器117中的颜色值。当垂直线的总线长信息Lengh小于亮度最高的颜色值信息Color时，第九寄存器118输出的是颜色值，第十寄存器117输出的是线长值，通过控制第四多路选择器122的输出，使在这种情况下，斜线中点处理单元1输出第九寄存器118中的颜色值。从而不管在什么情况下，使斜线中点处理单元都只输出颜色值，而线长值因为是以1为单位递减的坐标值，可通过系统的其他装置获得。
实施例三，以上实施例也存在一定的缺点，即其输出数据是以长度最长的坐标以步长为1输出的，这在直线长度大于颜色值时输出的颜色即为计算得出的数据，而当颜色值大于长度值时，输出是以颜色值递增的，其需要控制输出长度数据，即在长度发生变化时控制颜色输出。这种操作在状态机的控制上是比较繁琐的，并且当RGB三种输入颜色值不同时很难做到同步输出。此时通过以上对图2的分析可知在长度值较小的情况下采用原始的色阶画法进行计算其精度也是有保障的。
因而在本实施例中，当长度值小于亮度最高的颜色值ColorMax时，可以采用定点数算法，这种算法在直线长度小于ColorMax时可以将计算字长控制在一定的范围内来保证运算精度。所以本实施例中，如图6所示，逻辑处理装置包括斜线中点处理单元1和定点数处理单元2、控制器5和第五多路选择器3和寄存器4，所述斜线中点处理单元1的输出端和定点数处理单元2的输出端分别耦合到第五多路选择器3的输入端，所述控制器5输出控制信号至第五多路选择器3的控制端，用于控制第五多路选择器3的输出值在斜线中点处理单元1输出的值或定点数处理单元2输出的值之间切换。
其中，所述斜线中点处理单元1的实现方案如上述实施例所述。
所述定点数处理单元2接收垂直线的总线长信息Lengh和亮度最高的颜色值信息Color，根据定点数法计算随垂直线上的线长的步进而递增或递减的颜色值并输出。
定点数处理单元2根据以下公式计算线长值和颜色值，其中，总线长为Line，Step为步进值。
Step＝Color/Line＝Color*(1/Line)           (1)
If Line>0ColorEx＝ColorEx-Step Line＝Line-1(2)
根据以上公式，所述定点数处理单元2包括倒数器201、第三乘法器203、第五寄存器202、第六寄存器204、第四减法器205和第七寄存器206；所述倒数器201接收垂直线的总线长值Lengh，将垂直线的总线长值Lengh求倒数后输出到第五寄存器202，所述第五寄存器202的输出端耦合到第三乘法器203的输入端；所述第三乘法器203接收垂直线的总线长值的倒数和亮度最高的颜色值Color，将两值相乘后输出到第六寄存器204，第六寄存器204的输出端耦合到第四减法器205的输入端；所述第七寄存器206的输入端用于接收亮度最高的颜色值Color，其输出端用于输出颜色值并耦合到第四减法器205的输入端，所述第四减法器205的输出端耦合到第七寄存器206，用于更新第七寄存器206中的颜色值。
以上方案中，先通过一个ROM倒数器201完成一次取倒数的除法运算(避免了复杂的除法运算，同时当需要画出的线长较短时并且逻辑处理装置内部资源允许的情况下亦可以采用查找表逻辑实现)。倒数器201输出通过第三乘法器203完成与输入Color的相乘运算，得出进行累加的步长Step，输出的颜色值减去步长Step即可得出新的颜色值。
输入信号通过两个寄存器Lreg和Creg分别送入斜线中点处理单元1和定点数处理单元2进行运算，通过控制器5输出的ColorOder信号选择采用何种算法的数据作为系统的输出。
以上实施例中，逻辑处理装置可以采用FPGA(现场可编程门阵列)或ASIC芯片，或其它任何的逻辑芯片。
综上所述，本发明通过此波形显示装置可以显著的节省传输带宽，大幅度压缩显示数据信息，有效的降低了对显示平台CPU处理能力的要求。其适用于监护仪及其它需要显示多种波形数据的设备。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种波形数据的显示装置，包括微处理器，其特征在于：还包括逻辑处理装置，所述微处理器用于接收采集的参数信息，根据色阶画法生成该参数信息的待画波形的用于平滑波形的垂直线的位置信息及亮度最高的颜色值信息，并输出每个垂直线的位置信息及亮度最高的颜色值信息，所述垂直线的位置信息选自于该垂直线的起止点坐标、起点坐标和线长信息、终点坐标和线长信息中的任一种，所述逻辑处理装置响应每个垂直线的位置信息及亮度最高的颜色值信息，从垂直线的起点坐标或终点坐标开始，计算随垂直线上的线长的步进且在小于或等于亮度最高的颜色值信息的范围内递增或递减的颜色值。
2.如权利要求1所述的波形数据的显示装置，其特征在于：所述逻辑处理装置包括斜线中点处理单元，所述斜线中点处理单元接收垂直线的总线长信息和亮度最高的颜色值信息，根据斜线中点法计算随垂直线上的线长的步进而递增或递减的颜色值并输出。
3.如权利要求2所述的波形数据的显示装置，其特征在于：所述斜线中点处理单元(1)包括第一比较器(101)、第一多路选择器(102)、第二多路选择器(103)、最大值寄存器(105)、最小值寄存器(104)、第一乘法器(106)、第二乘法器(107)、第一减法器(108)、第一寄存器(110)、第二寄存器(111)、第二减法器(109)、第三减法器(116)、第二比较器(112)、第三多路选择器(113)、第一加法器(115)、第三寄存器(114)、第九寄存器(118)、第十寄存器(117)、第二加法器(120)和第三加法器(119)；所述第一比较器(101)接收垂直线的总线长信息和亮度最高的颜色值信息，输出端分别耦合到所述第一多路选择器(102)和第二多路选择器(103)的控制端；所述第一多路选择器(102)的输入端接收垂直线的总线长信息和亮度最高的颜色值信息，输出端耦合到最小值寄存器(104)，所述最小值寄存器(104)的输出端耦合到用于对输入值执行乘2的第一乘法器(106)；所述第二多路选择器(103)的输入端接收垂直线的总线长信息和亮度最高的颜色值信息，输出端耦合到最大值寄存器(105)，所述最大值寄存器(105)的输出端分别耦合到用于对输入值执行乘2的第二乘法器(107)和用于对输入值执行减1的第一减法器(108)；所述第一减法器(108)的输出端耦合到最大值寄存器(105)的输入端；所述第一乘法器(106)和第二乘法器(107)的输出端分别耦合到第二减法器(109)的输入端，所述第二减法器(109)的输出端耦合到第一寄存器(110)的输入端；所述第一乘法器(106)的输出端还耦合到第二寄存器(111)的输入端；所述第一乘法器(106)和最大值寄存器(105)的输出端还耦合到第三减法器(116)，所述第三减法器(116)的输出端耦合到第三寄存器(114)的输入端；所述第三寄存器(114)的输出端耦合到用于将输入值和0进行比较的第二比较器(112)的输入端，所述第二比较器(112)的输出端耦合到第三多路选择器(113)的控制端；所述第一寄存器(110)和第二寄存器(111)的输出端分别耦合到第三多路选择器(113)的两个输入端，所述第三多路选择器(113)的输出端耦合到第一加法器(115)的输入端，所述第三寄存器(114)的输出端还耦合到第一加法器(115)的输入端，所述第一加法器(115)的输出端耦合到第三寄存器(114)的输入端；所述第九寄存器(118)的输出端用于输出第一计算值且耦合到用于对输入值按照第一步进值执行增加或减少的第二加法器(120)的输入端，所述第二加法器(120)的输出端耦合到第九寄存器(118)的输入端；所述第十寄存器(117)的输出端用于输出第二计算值且耦合到用于对输入值按照第二步进值执行增加或减少的第三加法器(119)的输入端，所述第三加法器(119)的输出端耦合到第十寄存器(117)的输入端；所述第三寄存器(114)的控制端还分别耦合到第九寄存器(118)和第十寄存器(117)。
4.如权利要求3所述的波形数据的显示装置，其特征在于：所述第一步进值和第二步进值为1或-1。
5.如权利要求4所述的波形数据的显示装置，其特征在于：所述第二加法器(120)将第一计算值执行减1后输出到第九寄存器(118)，所述第三加法器(119)将第二计算值执行减1后输出到第十寄存器(117)。
6.如权利要求5所述的波形数据的显示装置，其特征在于：所述斜线中点处理单元(1)还包括第一比较结果寄存器(121)、第四多路选择器(122)和第四寄存器(123)；所述第一比较器(101)的输出端还耦合到第一比较结果寄存器(121)的输入端，所述第一比较结果寄存器(121)的输出端耦合到第四多路选择器(122)的控制端，所述第四多路选择器(122)的输入端分别接收第九寄存器(118)输出的第一计算值和第十寄存器(117)输出的第二计算值，其输出端耦合到第四寄存器(123)；所述最大值寄存器(105)的输出端还耦合到第九寄存器(118)的输入端，用于将垂直线的总线长和亮度最高的颜色值中的大者作为第九寄存器的初始值；所述最小值寄存器(104)的输出端还耦合到第十寄存器(117)的输入端，用于将垂直线的总线长和亮度最高的颜色值中的小者作为第十寄存器的初始值；所述第四多路选择器(122)用于在垂直线的总线长大于或等于亮度最高的颜色值时输出第十寄存器(117)中的第二计算值至第四寄存器(123)，在垂直线的总线长小于亮度最高的颜色值时输出第九寄存器(118)中的第一计算值至第四寄存器(123)，所述第四寄存器(123)用于按照时钟将其中的值输出。
7.如权利要求1至6中任一项所述的波形数据的显示装置，其特征在于：所述逻辑处理装置还包括定点数处理单元(2)，所述定点数处理单元(2)接收垂直线的总线长信息和亮度最高的颜色值信息，根据定点数法计算随垂直线上的线长的步进而递增或递减的颜色值并输出。
8.如权利要求7所述的波形数据的显示装置，其特征在于：所述定点数处理单元(2)包括倒数器(201)、第三乘法器(203)、第五寄存器(202)、第六寄存器(204)、第四减法器(205)和第七寄存器(206)；所述倒数器(201)接收垂直线的总线长值，将垂直线的总线长值求倒数后输出到第五寄存器(202)，所述第五寄存器(202)的输出端耦合到第三乘法器(203)的输入端；所述第三乘法器(203)接收垂直线的总线长值的倒数和亮度最高的颜色值，将两值相乘后输出到第六寄存器(204)，第六寄存器(204)的输出端耦合到第四减法器(205)的输入端；所述第七寄存器(206)的输入端用于接收亮度最高的颜色值，其输出端用于输出颜色值并耦合到第四减法器(205)的输入端，所述第四减法器(205)的输出端耦合到第七寄存器(206)，用于更新第七寄存器(206)中的颜色值。
9.如权利要求7所述的波形数据的显示装置，其特征在于：所述逻辑处理装置还包括控制器(5)和第五多路选择器(3)，所述斜线中点处理单元(1)的输出端和定点数处理单元(2)的输出端分别耦合到第五多路选择器(3)的输入端，所述控制器(5)输出控制信号至第五多路选择器(3)的控制端，用于控制第五多路选择器(3)的输出值在斜线中点处理单元输出的值或定点数处理单元输出的值之间切换。
10.如权利要求7所述的波形数据的显示装置，其特征在于：所述逻辑处理装置为FPGA或ASIC。
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