CN101312152A - 位线接触的形成方法 - Google Patents
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Abstract
一种位线接触的形成方法，包括如下步骤：提供半导体衬底，所述半导体衬底中形成有位线注入区；在半导体衬底上形成介质层以及在介质层中形成开口；在半导体衬底形成栓塞注入区；在介质层上及开口的侧壁和底部形成金属钛层以及氮化钛层；将栓塞注入区和金属钛层同时进行退火；形成位线接触。本发明通过将形成的栓塞注入区的退火与形成硅化钛层的退火同时进行，由于可以采用较低温度退火，形成的硅化钛层厚度均匀，不会造成漏电流的增大。同时由于没有采用现有技术的高温化学气相沉积工艺形成硅化钛层，减少了半导体器件的热预算，防止了由于高温化学气相沉积工艺对半导体器件性能的影响。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及位线接触的形成方法。
背景技术
半导体存储器是用于存储资料或者数据的半导体器件。在数据资料的存储上以位(Bit)来表示内存的容量。每个用以存储资料的单元称为存储单元(Cell)。而存储单元在内存内以数组的方式排列，每一个行与列的组合代表一个特定的存储单元地址。其中，列于同一行或者同一列的多个存储单元是以共同的导线加以串联。其中，将相同一行(或者相同一列)的存储单元串联的导线称为字线，而与数据的传输有关的导线称为位线。
现有技术公开了一种形成位线接触的方法，通过沉积一层半球型多晶硅薄膜于位线接触的形成过程中以减小位线接触的电阻，然后，在多晶硅薄膜上形成由钛和氮化钛构成的扩散阻障层以及沉积一层金属钨并形成钨拴塞，所述钛用于增加结合力，所述氮化钛用于在钨拴塞形成过程中起到保护器件的作用。但是现有技术未公开形成位线接触的金属化工艺。
在申请号为200310121355的中国专利申请中还可以发现更多与上述技术方案相关的信息。
在现有技术中，另一种位线接触形成方法通过以下工艺形成：参照附图1A，提供半导体衬底100，所述半导体衬底100上形成有位线注入区101；在半导体衬底100上形成介质层102；然后在介质层102中形成开口103，所述开口103暴露出位线注入区；向开口中进行栓塞注入，形成栓塞注入区104；然后对半导体衬底100进行退火，以使栓塞注入区104内注入的离子扩散均匀。参照附图1B，采用化学气相沉积装置，在介质层102上及开口的侧壁和底部形成金属钛层105以及氮化钛层106，最后在氮化钛层106上形成金属钨以填充接触孔形成位线接触(未示出)。
现有技术中，在沉积金属钛层105以及氮化钛层106工艺中，由于温度较高，最高可达800℃以上，因此形成的金属钛层105与半导体衬底100的硅反应形成硅化钛层107。由于化学气相沉积时候的温度太高，导致形成的硅化钛层107厚度不均匀，在与栓塞注入区104接触处，容易形成锯齿状，此锯齿状的厚度最厚达
最薄达
硅化钛层107如此大的厚度差，会导致接触孔的漏电流增大，这主要由于这些锯齿状的存在，会使接触电阻增大，导致上层的电流无法顺畅地沿着位线注入区流向存储单元的源极或者漏极。同时化学气相沉积工艺中的较高温度会影响半导体器件的性能，会增加半导体器件的热预算。
发明内容
本发明解决的问题是现有形成位线接触工艺中，由于形成的硅化钛层厚度不均匀，容易导致接触孔的漏电流增大；同时由于现有技术的形成硅化钛层工艺中形成温度过高，影响半导体器件的热预算。
为解决上述问题，本发明提供一种位线接触的形成方法，包括如下步骤：提供半导体衬底，所述半导体衬底中形成有位线注入区；在半导体衬底上形成介质层以及在介质层中形成开口，所述开口暴露出位线注入区；向开口中进行栓塞注入，在半导体衬底中形成栓塞注入区；在介质层上及开口的侧壁和底部形成金属钛层以及氮化钛层；将栓塞注入区和金属钛层同时进行退火；在开口内填充金属钨，去除开口以外的金属钨层、氮化钛层以及金属钛层，形成位线接触。
所述退火温度范围为600℃至900℃。
所述退火在氮气气氛下进行。
所述栓塞注入区与位线注入区的导电类型相同。
所述金属钛层通过物理气相沉积工艺形成，形成金属钛层的厚度范围为60至
所述氮化钛层通过物理气相沉积工艺形成，形成金属钛层的厚度范围为35至
所述金属钨通过物理气相沉积工艺形成。
与现有技术相比，上述方案具有以下优点：通过将栓塞注入区的退火与对金属钛层的退火同时进行，减少了半导体器件的热预算。
上述方案由于没有采用现有技术的高温化学气相沉积工艺形成硅化钛层，可以采用较低温度退火，进一步减少了半导体器件的热预算，同时形成的硅化钛层厚度均匀，不会造成漏电流的增大，防止了由于高温化学气相沉积工艺对半导体器件性能的影响。
附图说明
图1A至1B是现有技术形成位线接触的结构示意图；
图2A至2H是本发明的一个实施例的形成位线接触的结构示意图；
图3是本发明的形成位线接触流程。
具体实施方式
本发明通过将形成的栓塞注入区的退火与形成硅化钛层的退火同时进行，减少了半导体器件的热预算。同时由于没有采用现有技术的高温化学气相沉积工艺形成硅化钛层，可以采用较低温度退火，形成的硅化钛层厚度均匀，不会造成漏电流的增大，进一步减少了半导体器件的热预算，防止了由于高温化学气相沉积工艺对半导体器件性能的影响。
本发明提供一种位线接触的形成方法，包括如下步骤：提供半导体衬底，所述半导体衬底中形成有位线注入区；在半导体衬底上形成介质层以及在介质层中形成开口，所述开口暴露出位线注入区；向开口中进行栓塞注入，在半导体衬底中形成栓塞注入区；在介质层上及开口的侧壁和底部形成金属钛层以及氮化钛层；将栓塞注入区和金属钛层同时进行退火；在开口内填充金属钨，去除开口以外的金属钨层、氮化钛层以及金属钛层，形成位线接触。
下面参照附图2A至2H对本发明的位线接触的形成方法加以详细说明。
首先，参照附图2A，提供半导体衬底100，所述半导体衬底100上形成有位线注入区101。本实施例中位线注入区的导电类型为N型，在此不应过多限制本发明的保护范围。在半导体衬底100上形成介质层102，所述介质层102可以为氧化硅、氮化硅、氮氧化硅中一种或者它们的组合构成，所述介质层102还可以为掺碳氧化硅等低介电常数材料。
参照附图2B，在介质层102中形成开口103，所述开口103暴露出位线注入区101。形成所述开口工艺为本技术领域人员公知技术。
参照附图2C，向开口103中进行栓塞注入，形成栓塞注入区104。所述栓塞注入区104深度大于位线注入区101的深度。形成所述栓塞注入区104的目的为降低后续形成的接触材料与位线注入区之间的接触电阻。所述栓塞注入区104与位线注入区101的导电类型相同，即均为N型，则栓塞注入的离子为P离子或者As离子。形成栓塞注入区104的具体工艺为：向开口中注入P离子，注入的能量范围为15至35KeV，注入的剂量范围为1.3E10至5.0E+15cm-2。由于栓塞注入区104的导电类型与半导体衬底100的导电类型相反，与半导体衬底100之间形成PN结，防止后续形成的接触材料与半导体衬底100之间形成纵向漏电流。
参照附图2D，在介质层102上及开口103的侧壁和底部形成金属钛层105，形成金属钛层105可以采用本技术领域人员熟知的任何工艺形成。作为本发明的一个优化实施方式，采用物理气相沉积装置形成金属钛层105，最终形成金属钛层105的厚度范围为60至
参照附图2E，在金属钛层105上形成氮化钛层106，形成所述氮化钛层106比较优化的实施方式为采用化学气相沉积装置，形成氮化钛层106的厚度范围为35至
参照附图2F，对栓塞注入区104和金属钛层105同时进行退火，以使栓塞注入区104扩散均匀以及使金属钛层105与半导体衬底100发生固相反应形成硅化钛层107。所述退火温度范围为600至900℃。所述退火在氮气气氛下进行。
作为本实施例的一个实施方式，所述退火温度为700℃，退火在氮气下进行。
作为本实施例的另一个实施方式，所述退火温度为800℃，退火在氮气下进行。
现有技术中，采用化学气相沉积装置形成金属钛层，由于化学气相沉积金属钛层时候基台温度较高，形成的金属钛层直接与半导体衬底发生反应生成硅化钛层，但是化学气相沉积金属钛层时候基台温度太高，可达800至1000℃，根据以往研究，由于硅与钛反应温度越高，生成的硅化钛的结晶度越好，容易在界面处生成锯齿状边缘，导致形成的硅化钛层厚度不均匀，形成接触孔漏电流，同时由于在化学气相沉积装置中的较高温度会影响半导体器件的性能，增加半导体器件的热预算。
本发明通过将栓塞注入区104的退火与金属钛层105的退火同时进行，既使得栓塞注入区104的离子注入扩散均匀，又使金属钛层105与半导体衬底100发生固化反应形成硅化钛层107，减少了半导体器件的热预算。同时由于没有采用现有技术的高温化学气相沉积工艺形成硅化钛层107，可以采用较低温度退火，形成的硅化钛层107厚度均匀，不会造成漏电流的增大，进一步减少了半导体器件的热预算，防止了由于高温化学气相沉积工艺对半导体器件性能的影响。
参照附图2G，在开口103内填充金属钨层108，所述金属钨通过化学气相沉积装置形成。
参照附图2H，去除开口103以外的金属钨层108、氮化硅层106以及金属钛层105，开口103内分别由金属钨层108a、氮化硅层106a以及金属钛层105a填充。
本实施例还给出位线接触形成的整个流程，参照附图3所示。首先执行步骤S201，提供半导体衬底，所述半导体衬底中形成有位线注入区；执行步骤S202，在半导体衬底上形成介质层以及在介质层中形成开口，所述开口暴露处位线注入区；执行步骤S203，向开口中进行栓塞注入，在半导体衬底中形成栓塞注入区；执行步骤S204，在介质层上及开口的侧壁和底部形成金属钛层以及氮化钛层；执行步骤S205，将半导体衬底进行退火以使栓塞注入区扩散均匀以及形成硅化钛层；执行步骤S206，在开口内填充金属钨，去除开口以外的金属钨层、氮化钛层以及金属钛层，形成位线接触。
基于上述工艺实施后，形成本实施例的位线接触。
虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (8)
1.一种位线接触的形成方法，其特征在于，包括如下步骤：
提供半导体衬底，所述半导体衬底中形成有位线注入区；
在半导体衬底上形成介质层以及在介质层中形成开口，所述开口暴露出位线注入区；
向开口中进行栓塞注入，在半导体衬底中形成栓塞注入区；
在介质层上及开口的侧壁和底部形成金属钛层以及氮化钛层；
将栓塞注入区和金属钛层同时进行退火；
在开口内填充金属钨，去除开口以外的金属钨层、氮化钛层以及金属钛层，形成位线接触。
2.根据权利要求1所述位线接触的形成方法，其特征在于，所述退火温度范围为600至900℃。
3.根据权利要求2所述位线接触的形成方法，其特征在于，所述退火在氮气气氛下进行。
4.根据权利要求1所述位线接触的形成方法，其特征在于，所述栓塞注入区与位线注入区的导电类型相同。
5.根据权利要求1所述位线接触的形成方法，其特征在于，所述金属钛层通过物理气相沉积工艺形成，形成金属钛层的厚度范围为60至
6.根据权利要求1所述位线接触的形成方法，其特征在于，所述氮化钛层通过化学气相沉积工艺形成，形成金属钛层的厚度范围为35至
7.根据权利要求1所述位线接触的形成方法，其特征在于，所述金属钨通过化学气相沉积工艺形成。
8.根据权利要求1所述位线接触的形成方法，其特征在于，所述介质层为氧化硅、氮化硅、氮氧化硅中一种或者其组合构成。
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| CN102487002A (zh) * | 2010-12-03 | 2012-06-06 | 中芯国际集成电路制造(北京)有限公司 | 连接件的制造方法 |
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