CN101312130A - 蚀刻铝垫层的方法及凸点的形成方法 - Google Patents

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Abstract

一种蚀刻铝垫层的方法，包括：提供半导体衬底；在半导体衬底上形成铝垫层和钝化层以及介质层，所述铝垫层镶嵌于钝化层中，且通过钝化层和介质层的第一开口暴露出铝垫层；采用氩等离子体蚀刻铝垫层，产生所述氩等离子体的产生功率(MF)为600至800W，对氩等离子体进行加速的加速功率(RF)为100至600W，蚀刻时间为55至100s。本发明还提供一种凸点的形成方法。与现有技术相比，本发明降低了产生氩等离子体的产生功率(MF)和对氩等离子体加速的加速功率(RF)以及蚀刻铝垫层的时间，避免了现有技术中由于过度蚀刻铝垫层造成铝垫层表面粗糙问题。

Description

蚀刻铝垫层的方法及凸点的形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及蚀刻铝垫层的方法及凸点的形成方法。
背景技术
在半导体集成电路后端工艺中，最后一层图形化的铝层形成阵列的铝垫层为输入/输出(I/O)或者电源/接地信号提供连接；接着在铝垫层上沉积钝化层和第一介质层，所述钝化层比如为聚酰亚胺(polyimide)，第一介质层比如为苯丙环烃烯(BCB)；然后在钝化层和第一介质层中形成第一开口暴露出铝垫层；然后在第一开口中形成重新布线层；之后在重新布线层上形成第二介质层，第二介质层为相对较厚的高分子聚合物(通常采用聚酰亚胺或者苯丙环烃烯)以提供进一步的绝缘和防止在随后的划片过程中半导体集成电路被污染和发生机械损伤；然后在开口中和第二介质层上形成凸点下金属层，所述凸点下金属层一般通过电镀方式形成，一般采用Ti、Ni、Cu中一种或者它们的组合构成，然后在第二介质层中形成第二开口，所述第二开口为待形成的凸点位置；最后，在第二开口中形成凸点，随后把半导体衬底进行划片，把这些小片即集成电路的芯片的凸点连接到引线框架上进行封装。
在实际工艺中形成重新布线层之前需要对铝垫层进行蚀刻以便去除铝垫层表面的氧化物或者残留的有机物等沾污。现有技术公开了一种采用微波技术产生等离子体蚀刻铝垫层的以便减小钝化层表面漏电流的方法，但是对于等离子体蚀刻铝垫层的能量以及剂量没有给出范围。
在专利号为5807787的美国专利中还可以发现更多与上述技术方案相关的信息。
在现有工艺中，另一种蚀刻铝垫层的方法为采用产生功率(MF)为800至1000W产生氩等离子体，采用加速功率(RF)为600至800W对氩等离子体进行加速，蚀刻时间为100至300s左右。但是经过研究发现，采用现有技术对铝垫层进行蚀刻后，随后形成在铝垫层上形成的重新布线层表面非常粗糙，容易造成漏电流或者接触电阻增大，从而影响出货检验良率。
具体请参考附图1A加以说明，图1A为在铝垫层上形成重新布线层的显微结果，图1A中方框10内区域为铝垫层上的重新布线层，方框20内区域为第一介质层上的重新布线层，可以看出，在铝垫层上的重新布线层表面非常粗糙。如图1B和1C分别给出方框10和方￥框20内区域的聚焦离子束(FIB)结果，由图1B和1C中方框11和方框21内可以看出，位于铝垫层上的重新布线层与位于第一介质层上的重新布线层的表面粗糙度明显不一致。由此可以推断，铝垫层上的重新布线层的较为粗糙是由于铝垫层表面的粗糙所致。
发明内容
本发明解决的问题是提供一种蚀刻铝垫层的方法和一种形成半凸点的方法，避免了现有技术中由于过度蚀刻铝垫层造成在铝垫层上形成的重新布线层表面粗糙问题。
为解决上述问题，本发明提供一种蚀刻铝垫层的方法，包括：提供半导体衬底；在半导体衬底上形成铝垫层和钝化层以及介质层，所述铝垫层镶嵌于钝化层中；在介质层以及钝化层中形成第一开口，所述第一开口暴露出铝垫层；采用氩等离子体蚀刻铝垫层，产生氩等离子体的产生功率为600至800W，对氩等离子体加速的加速功率为100至600W。
蚀刻时间为55至100s。
所述介质层为苯并环丁烯。
本发明还提供一种凸点的形成方法，包括如下步骤：a，在半导体衬底上形成铝垫层和钝化层以及第一介质层，所述铝垫层镶嵌于钝化层中，在介质层以及钝化层中形成第一开口，所述第一开口暴露出铝垫层；b，采用氩等离子体蚀刻铝垫层，产生所述氩等离子体的产生功率为600至800W，对氩等离子体加速的加速功率为100至600W；c，在铝垫层和第一介质层上形成重新布线层；d，在重新布线层上形成第二介质层，在第二介质层上定义出凸点位置，蚀刻第二介质层，在凸点位置形成第二开口，暴露出重新布线层；e，在第二开口中形成凸点。
蚀刻时间为55至100s。
步骤c具体包括：在铝垫层和第一介质层上依次形成第一黏附层和第一金属层；在第一金属层上形成第一光刻胶层，定义出重新布线层形状，蚀刻第一光刻胶层，暴露出第一金属层；以第一金属层为籽晶电镀第一金属层材料；去除第一光刻胶层和重新布线层形状以外的第一金属层和第一黏附层。
所述第一金属层为金属铜。
步骤e具体包括：在第二开口的侧壁和底部以及第二介质层上依次形成第二黏附层和第二金属层；在第二金属层上形成第二光刻胶层，定义出凸点形状，蚀刻第二光刻胶层，暴露出第二金属层；以第二金属层为籽晶电镀凸点层；形成凸点。
所述第二金属层为金属铜。
第一、第二介质层为苯并环丁烯。
与现有技术相比，上述方案具有以下优点：优化氩等离子体蚀刻铝垫层工艺，产生氩等离子体的产生功率(MF)为600至800W，对氩等离子体加速的加速功率(RF)为100至600W，避免了现有技术中由于过度蚀刻铝垫层造成铝垫层表面粗糙问题。
上述方案减少了蚀刻铝垫层的时间，进一步防止了过度蚀刻铝垫层，缩短了工艺时间。
上述方案中优化氩等离子体蚀刻铝垫层工艺，产生氩等离子体产生功率(MF)为600至800W，对氩等离子体加速的加速功率(RF)为100至600W，蚀刻时间为55至100s，避免了由于过度蚀刻铝垫层造成在铝垫层上形成的重新布线层表面粗糙问题。
上述方案通过减少蚀刻铝垫层时间进一步降低了整个半导体衬底的温度，这有利于减小半导体衬底中的半导体器件的热预算，同时缩短了工艺时间。
附图说明
图1A是现有技术形成的重新布线层显微结果；
图1B和图1C是图1A中重新布线层不同之处的聚焦离子束结果；
图2A至图2C是本发明的一个实施例的蚀刻铝垫层的结构示意图；
图3A至图3G是本发明的一个实施例的形成凸点的结构示意图；
图4是采用本发明技术形成的第一金属层的SEM结果；
图5和图6是图4中的第一金属层不同之处的聚焦离子束结果；
图7是采用本发明技术形成的重新布线层的显微结果；
图8是采用本发明技术形成的铝垫层上的第一金属层的电阻值及标准值。
具体实施方式
本发明提供一种蚀刻铝垫层的方法，采用产生功率(MF)范围为600至800W产生等离子体，加速功率(RF)范围为100至600W对等离子体加速来去除铝垫层表面的氧化层以及沾污等，本发明还提供一种凸点的形成方法。与现有技术相比，本发明通过降低产生等离子体的产生功率(MF)范围和降低对等离子体加速的加速功率(RF)范围，来减小对铝垫层表面粗糙度的影响，从而达到在凸点形成工艺中降低随后形成在铝垫层上的重新布线层的粗糙度。
本发明首先给出一种蚀刻铝垫层的方法，包括：提供半导体衬底；在半导体衬底上形成铝垫层和钝化层以及介质层，所述铝垫层镶嵌于钝化层中，且通过钝化层和介质层的第一开口暴露出铝垫层；采用等离子体蚀刻铝垫层，产生等离子体的产生功率为600至800W，对等离子体加速的加速功率为100至600W。
参考图2A至2C是本发明蚀刻铝垫层的结构示意图。参照附图2A，提供半导体衬底100，所述半导体衬底100为形成有半导体器件的硅、形成有半导体器件的绝缘体上硅(SOI)、或者为形成有半导体器件的II-VI或者III-V族化合物半导体。
所述半导体衬底100上形成有铝垫层101，所述铝垫层作为引出键合线的键合层。在半导体衬底100以及铝垫层101上形成有钝化层102，所述铝垫层101镶嵌于钝化层102中，所述钝化层102用于保护铝垫层101，所述钝化层102可以为氮化硅、氧化硅、氮氧化硅、聚酰亚胺(polyimide)等，作为本实施例的一个优化的实施方式，所述钝化层102为聚酰亚胺。
接着，在钝化层102上形成介质层103，所述介质层103可以为苯丙环烃烯(BCB)。
参照附图2B，在介质层103以及钝化层102中形成第一开口201，形成第一开口201为本技术领域人员公知技术。所述第一开口201暴露出铝垫层101。
参照附图2C，采用氩等离子体104蚀刻铝垫层101。产生所述氩等离子104的产生功率(MF)为600至800W，对氩等离子体104加速的加速功率(RF)为100至600W。所述蚀刻在反应离子刻蚀装置中进行。
作为本实施例的一个实施方式，产生所述氩等离子104的产生功率(MF)为650W，对氩等离子体加速的加速功率(RF)为200W，蚀刻时间为55至100s。
作为本实施例的又一个实施方式，产生所述氩等离子104的产生功率(MF)为700W，对氩等离子体加速的加速功率(RF)为300W，蚀刻时间为55至100s。
采用本发明技术优化了等离子体蚀刻铝垫层工艺，与现有技术的产生所述氩等离子104的产生功率(MF)为800至1000W、对等离子体加速的加速功率(RF)为600至800W相比，产生氩等离子体产生功率(MF)、对氩等离子体加速的加速功率(RF)均有所降低，避免了现有技术中由于过度蚀刻铝垫层造成铝垫层表面粗糙问题。本实施例采用氩等离子体蚀刻铝垫层的时间由原来的100至300s降低至55至100s，在完全去除铝垫层表面氧化层以及沾污的情况下，进一步防止过度蚀刻铝垫层，同时缩短了工艺时间。
本发明还给出一种凸点的形成方法实施例，包括如下步骤：a，在半导体衬底上形成铝垫层和第一钝化层，所述铝垫层镶嵌于钝化层中，且通过第一钝化层的第一开口暴露出铝垫层；b，采用等离子体蚀刻铝垫层，产生等离子体的产生功率(MF)为600至800W，对等离子体加速的加速功率(RF)为100至600W；c，在铝垫层和第一钝化层上形成重新布线层；d，在重新布线层上形成第二介质层，在第二介质层上定义出凸点位置，蚀刻第二介质层，在凸点位置形成第二开口，暴露出重新布线层；e，在第二开口中形成凸点。
继续参考附图2A至2C，在半导体衬底100上形成铝垫层101和钝化层102以及第一介质层103，所述铝垫层101镶嵌于钝化层102中，且通过钝化层102和第一介质层103的第一开口201暴露出铝垫层。
然后，采用氩等离子体104蚀刻铝垫层101，产生氩等离子体104的产生功率(MF)为600至800W，对氩等离子体1014加速的加速功率(RF)为100至600W。所述蚀刻在反应离子刻蚀装置中进行。
作为本实施例的一个实施方式，产生所述氩等离子104的产生功率(MF)为750W，对氩等离子体加速的加速功率(RF)为400W，蚀刻时间为55至100s。
作为本实施例的又一个实施方式，产生所述氩等离子104的产生功率(MF)为780W，对氩等离子体加速的加速功率(RF)为500W，蚀刻时间为55至100s。
参考附图3A，蚀刻铝垫层101后，在铝垫层101和第一介质层103上依次形成第一黏附层105和第一金属层106；所述第一黏附层105为金属钛、铬等，所述第一金属层106为金属铜，形成所述第一黏附层105目的为增加第一金属层106与铝垫层101之间的黏附力。
参考附图3B，在第一金属层106上形成第一光刻胶层107，定义出重新布线层形状，蚀刻第一光刻胶层107，暴露出第一金属层106；然后以第一金属层106为籽晶电镀第一金属层材料形成第一金属层106a。
参考附图3C，去除第一光刻胶层107和重新布线层108形状以外的第一金属层106和第一黏附层105，所述第一金属层106a、剩余的第一金属层106以及第一黏附层105共同组成重新布线层108。去除所述第一光刻胶层107和重新布线层108形状以外的第一金属层106和第一黏附层105为本技术领域人员公知技术。
参考附图3D，在重新布线层108上形成第二介质层109，所述第二介质层109为苯丙环烃烯(BCB)。
参考附图3E，在第二介质层109上定义出凸点位置，蚀刻第二介质层109，在凸点位置形成第二开口202，暴露出重新布线层108.
参考附图3F，在第二开口202的侧壁和底部以及第二介质层109上依次形成第二黏附层110和第二金属层111。形成所述第二黏附层110目的为增加第二金属层111与重新布线层108之间的黏附力，所述第二黏附层110可以为金属钛或者金属铬。
然后，第二金属层111上形成第二光刻胶层113，定义出凸点形状，蚀刻第二光刻胶层113，暴露出第二金属层111；以第二金属层111为籽晶电镀凸点层114。
参照附图3G，在凸点层114上形成涂布助焊剂，然后在回流炉内保温回流，形成凸点112。
本发明通过优化等离子体蚀刻铝垫层工艺，产生等离子体的产生功率(MF)为600至800W，对等离子体加速的加速功率(RF)为100至600W，避免了由于过度蚀刻铝垫层造成在铝垫层上形成的重新布线层表面粗糙问题。
本发明降低了产生等离子体的产生功率(MF)，降低了等离子体轰击铝垫层表面的频率；同时，降低了对等离子体加速的加速功率(RF)，降低了等离子体的动能，因此降低了蚀刻铝垫层工艺中整个半导体衬底温度，防止了铝垫层在较高温度下产生应力，当应力足够大时容易产生裂缝。
本发明还通过采用蚀刻时间为55至100s，与现有技术相比，减少了蚀刻铝垫层时间，进一步降低了整个半导体衬底的温度，这有利于减小半导体衬底中的半导体器件的热预算，同时缩短了工艺时间。
参照附图4给出采用本发明技术形成的第一金属层的电子扫描显微镜(SEM)结果，所述第一金属层上包括位于铝垫层位置上部分31和位于第一介质层上部分32，从图4可以看出，第一金属层表面非常光滑。
参照附图5给出图4中位于铝垫层位置上第一金属层部分31的聚焦离子束结果，其任意局部区域如图5中方框310内所示。图6给出位于第一介质层上第一金属层部分32，其任意局部区域如图6中方框320内所示，所述聚焦离子束设备为瑞士Unaxis公司的CLN300型号，可以看出，方框310内第一金属层以及方框320内第一金属层粗糙度基本相当。
同时，图7给出采用本发明技术形成的重新布线层即电镀第一金属材料后的显微结果，与现有技术中的图1A中的相比，采用本发明的蚀刻铝垫层技术，随后形成的重新布线层表面依然比较光滑，粗糙度较小。
图8给出采用本发明技术形成的铝垫层上的第一金属层的电阻值及标准值。图中标准值为铝垫层的第一金属层在业内能够接受的标准电阻值，即约为242.5毫欧姆，图中I、II、III为在产生功率(MF)为600W，加速功率为100W，蚀刻时间分别为100s、55s、75s条件下蚀刻铝垫层后铝垫层上形成的重新布线层的电阻值，均约为237.5毫欧姆。由图8可以看出，采用本发明技术形成的铝垫层上的第一金属层的电阻值与标准值相比浮动不大，说明本发明优化蚀刻铝垫层工艺后没有恶化其后在铝垫层上形成的重新布线层的电阻值。
虽然本发明己以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (10)

1.一种蚀刻铝垫层的方法，其特征在于，包括：
提供半导体衬底；
在半导体衬底上形成铝垫层和钝化层以及介质层，所述铝垫层镶嵌于钝化层中；
在介质层以及钝化层中形成第一开口，所述第一开口暴露出铝垫层；
采用氩等离子体蚀刻铝垫层，产生氩等离子体的产生功率为600至800W，对氩等离子体加速的加速功率为100至600W。
2.根据权利要求1所述蚀刻铝垫层的方法，其特征在于，蚀刻时间为55至100s。
3.根据权利要求1所述蚀刻铝垫层的方法，其特征在于，所述介质层为苯并环丁烯。
4.一种凸点的形成方法，其特征在于，包括如下步骤
a，在半导体衬底上形成铝垫层和钝化层以及第一介质层，所述铝垫层镶嵌于钝化层中，且在介质层以及钝化层中形成第一开口，所述第一开口暴露出铝垫层；
b，采用氩等离子体蚀刻铝垫层，产生所述氩等离子体的产生功率为600至800W，对氩等离子体加速的加速功率为100至600W；
c，在铝垫层和第一介质层上形成重新布线层；
d，在重新布线层上形成第二介质层，在第二介质层上定义出凸点位置，蚀刻第二介质层，在凸点位置形成第二开口，暴露出重新布线层；
e，在第二开口中形成凸点。
5.根据权利要求4所述凸点的形成方法，其特征在于，蚀刻时间为55至100s。
6.根据权利要求4所述凸点的形成方法，其特征在于，步骤c具体包括：
在铝垫层和第一介质层上依次形成第一黏附层和第一金属层；
在第一金属层上形成第一光刻胶层，定义出重新布线层形状，蚀刻第一光刻胶层，暴露出第一金属层；
以第一金属层为籽晶电镀第一金属层材料；
去除第一光刻胶层和重新布线层形状以外的第一金属层和第一黏附层。
7.根据权利要求6所述凸点的形成方法，其特征在于，所述第一金属层为金属铜。
8.根据权利要求4所述凸点的形成方法，其特征在于，步骤e具体包括：
在第二开口的侧壁和底部以及第二介质层上依次形成第二黏附层和第二金属层；
在第二金属层上形成第二光刻胶层，定义出凸点形状，蚀刻第二光刻胶层，暴露出第二金属层；
以第二金属层为籽晶电镀凸点层；
形成凸点。
9.根据权利要求8所述凸点的形成方法，其特征在于，所述第二金属层为金属铜。
10.根据权利要求4所述凸点的形成方法，其特征在于，第一、第二介质层为苯并环丁烯。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101958272B (zh) * 2009-07-14 2012-07-25 中芯国际集成电路制造(上海)有限公司 铝线形成方法
CN103165413A (zh) * 2011-12-16 2013-06-19 北大方正集团有限公司 一种去除残胶的方法
CN103258726A (zh) * 2013-03-25 2013-08-21 北京京东方光电科技有限公司 薄膜表面平坦化的方法、阵列基板及其制备方法和显示装置
CN109712897A (zh) * 2017-10-26 2019-05-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
CN111162007A (zh) * 2018-11-08 2020-05-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101958272B (zh) * 2009-07-14 2012-07-25 中芯国际集成电路制造(上海)有限公司 铝线形成方法
CN103165413A (zh) * 2011-12-16 2013-06-19 北大方正集团有限公司 一种去除残胶的方法
CN103165413B (zh) * 2011-12-16 2016-03-30 北大方正集团有限公司 一种去除残胶的方法
CN103258726A (zh) * 2013-03-25 2013-08-21 北京京东方光电科技有限公司 薄膜表面平坦化的方法、阵列基板及其制备方法和显示装置
WO2014153839A1 (zh) * 2013-03-25 2014-10-02 北京京东方光电科技有限公司 薄膜表面平坦化的方法和阵列基板的制备方法
CN103258726B (zh) * 2013-03-25 2016-01-06 北京京东方光电科技有限公司 薄膜表面平坦化的方法、阵列基板及其制备方法和显示装置
US9293340B2 (en) 2013-03-25 2016-03-22 Beijing Boe Optoelectronics Technology Co., Ltd. Surface planarization method of thin film and preparing method of array substrate
CN109712897A (zh) * 2017-10-26 2019-05-03 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
CN109712897B (zh) * 2017-10-26 2020-12-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
CN111162007A (zh) * 2018-11-08 2020-05-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN111162007B (zh) * 2018-11-08 2022-04-12 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法

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