CN101286963B - 一种基于可编程器件的宽带自适应数字预失真引擎装置 - Google Patents

Abstract

本发明涉及一种基于可编程器件的宽带自适应数字预失真引擎(WADPDE)装置。该装置包括：输入矩阵模块、仿真基带信号发射模块、插值器模块、峰值削波模块、宽带数字预失真器模块、输出矩阵模块、MPU控制内核模块和USB接口模块，上述模块均通过高速片上通信总线相互连接。其中宽带数字预失真器模块包括：滤波器输入生成模块、预失真滤波器阵列模块、滤波器输出合路模块、系数缓冲模块、DDC模块、延迟匹配模块、信号数据缓冲模块、接口控制模块和系数估计和更新算法模块。本发明WADPDE装置集成度高，硬件架构简单，处理速度高，灵活性强，通用性好，可实现实时信号处理，并能与PC机直接通信，可根据实际应用调整，便于人机交互。

Description

一种基于可编程器件的宽带自适应数字预失真引擎装置

技术领域

本发明涉及通信技术领域，尤其涉及宽带无线通信系统中发射机采用的数字预失真技术，具体的说是一种基于可编程器件的宽带自适应数字预失真引擎装置。

背景技术

OFDM(Orthogonal Frequency Division Multiplexing，即正交频分复用)信号是由大量独立、均匀分布的分量组成，根据中心极限理论，其幅度分布可以近似为高斯分布。因此，相对于信号的平均电平，由大量调制的子带信号叠加而成的OFDM信号在传输中可能出现非常高的瞬时信号峰值，OFDM信号包络的这种剧烈变化特性，一般采用峰值功率与平均功率的比值(Peak-to-Average Power Ratio即PAPR)来衡量。高的PAPR对发送端前置宽带高功率放大器(Wideband High Power Amplifier，即WHPA)的线性度提出了很高的要求，如果对OFDM信号进行了非线性放大，将会使OFDM信号产生带内失真和带外失真。为了减轻宽带高功率放大器非线性对OFDM信号的影响，就必须对宽带高功率放大器的非线性进行补偿，因而宽带高功率放大器线性化技术就成为OFDM系统的核心技术之一。

DPD(Digital Predistortion，即数字预失真)技术是目前宽带高功率放大器线性化较好的技术之一，它的基本原理是在数字领域内完成对信号预失真处理的技术。一般有两种实现方式，一种是基于非线性射频功率放大器的参数模型方式实现，另一种是基于查找表方式实现，而射频功率放大器的参数模型有许多，例如多项式模型、volterra(沃特拉)级数模型等。随着宽带信号的传输带宽越来越宽，宽带高功率放大器的记忆效应变得更加明显，其中，volterra级数是描述非线性系统的通用模型，它可以解决宽带高功率放大器的非线性特性和记忆效应问题，是目前的研究热点之一。

FPGA(Field Programmable Gate Array，即现场可编程门阵列)技术在无线通信领域里有着广泛的应用，由于具有极强的实时性，使其对信号进行实时处理成为可能。它在第三代数字蜂窝通信系统和高性能宽带通信系统、WIMAX(World Interoperability forMicrowave Access，全球微波接入互操作性)宽带无线接入系统、软件无线电、3G LTE(Long TermEvolution，长期演进)移动通信系统、第四代移动通信(4th generation mobilecommunication，即4G)系统以及高速实时信号处理系统里应用极为广泛。

功率放大器线性化技术已成为下一代无线通信系统4G的关键技术之一。近年来国外的通讯巨头与研究单位已积极投入研究，并且有各种各样的ASIC套片解决方案的成功出现。但是，目前线性化技术的发展还远远达不到无线通信对其不断提出的更高的需求，特别是面对未来的下一代移动通信系统4G传输带宽越来越宽，国内的一些大学和研究单位也开始对该技术研究引起了重视。目前DPD系统最常用的硬件方案是采用FPGA加上一片DSP(Digital Signal Processor，数字信号处理器)构成，其中FPGA主要完成数字预失真处理，DSP主要完成自适应算法求出预失真参数，该方案导致其集成度下降，成本增加。研制数字预失真专用片上可编程系统(System On Chip，SOC)芯片为DPD技术的应用提供了更便利的手段，具有很大的商用价值和经济意义。

本发明中所述系数估计和更新算法模块所采用的自适应滤波算法是申请号200710178443.X所公开的基于训练序列的RLS(Recursice Least Square，递推最小二乘法)算法+LMS(Least Mean Square，最小二乘法)算法相组合的混合算法，其公开内容被全部引用在此。

发明内容

本发明的目的在于克服现有技术的不足，提供一种基于可编程器件的宽带自适应数字预失真引擎(Wideband Adaptive Digital Predistortion Engine，即WADPDE)装置。WADPDE芯片具有集成度高，灵活性强，通用性好，可以实现实时信号处理等优点，并能够与PC机直接进行通信，可以根据实际不同应用的情况进行调整，便于实现人机交互。它对WHPA非线性失真问题能够有效地，快速地实时纠正，从而改善了WHPA的线性度和效率。

为了实现上述目的，本发明提供了一种基于可编程器件的宽带自适应数字预失真引擎装置，其包括输入矩阵模块(102)、仿真基带信号发射模块(111)、插值器模块(103)、峰值削波模块(104)、宽带数字预失真器模块(105)、输出矩阵模块(106)、微处理器MPU控制内核模块(109)和USB接口模块(110)，上述模块均通过高速片上通信总线E口相互连接并受微处理器MPU控制内核模块的控制和调度并集成到一片现场可编程门阵列FPGA(112)中实现；

所述的输入矩阵模块(102)通过A口与宽带信号基带调制器(101)进行接口连接以接收来自宽带信号基带调制器(101)的复数基带I/Q信号，所述的输入矩阵模块(102)连接仿真基带信号发射模块(111)，所述的仿真基带信号发射模块(111)模拟基带数据源产生用于测试和验证数字预失真DPD性能的基带I_t和Q_t信号，输入矩阵模块(102)用于实现数据速率匹配、数据格式转换以及对宽带信号基带调制器(101)和仿真基带信号发射模块(111)输出的基带信号数据源进行2选1选择输出；

所述的插值器模块(103)实现对基带信号进行插值达到预失真处理带宽，插值的倍数为f_s/BW，其中f_s为采样时钟，BW为基带信号信道带宽大小；

所述的峰值削波模块(104)实现对插值后的高速数据流中峰值功率与平均功率的比值PAPR较高的基带信号的幅度进行压缩后输出宽带基带I_A和Q_A信号；

所述的宽带数字预失真器模块(105)实现对宽带基带I_A和Q_A信号进行数字预失真和预处理实时操作，产生与宽带高功率放大器WHPA非线性相反的预失真基带I_B和Q_B信号，纠正基带I_B和Q_B信号后就能够补偿由宽带高功率放大器WHPA和发射机链路的非线性所造成的失真，达到宽带高功率放大器WHPA的非线性失真实时补偿处理，同时，接收来自输出矩阵模块(106)的采样基带I_C和Q_C信号进行比较并自适应地调整数字预失真滤波器系数；

所述的输出矩阵模块(106)分别完成与后级的数字模拟转换器DAC(107)的B口和模拟数字转换器ADC(108)的C口连接，实现输出数据速率匹配和时序格式转换，并对宽带数字预失真器模块已预失真的输出基带信号进行插值，滤波，使得基带数据满足DAC(107)转换要求，同时，接收反馈回来的模拟信号经过ADC(108)芯片模数转换后送给宽带数字预失真器模块(105)；

所述的MPU控制内核模块(109)完成输入矩阵模块(102)、仿真基带信号发射模块(111)、插值器模块(103)、峰值削波模块(104)、宽带数字预失真器模块(105)和输出矩阵模块(106)的配置、管理、控制和监测；

所述的USB接口模块(110)通过D口实现该装置与PC机(113)USB总线的数据传输。

本发明提供的一种基于可编程器件的宽带自适应数字预失真引擎装置，其中，所述宽带数字预失真器模块(105)包括：滤波器输入生成模块(201)、预失真滤波器阵列模块(202)、滤波器输出合路模块(203)、系数缓冲模块(209)、数字下变频DDC模块(205)、延迟匹配模块(204)、信号数据缓冲模块(206)、接口控制模块(207)和系数估计和更新算法模块(208)，其中滤波器输入生成模块(201)用于接收宽带基带I_A和Q_A信号进行延迟处理产生预失真滤波器阵列模块的输入X₁，X₂…X_n，所述的预失真滤波器阵列模块(202)是基于多项式模型实现线性滤波，用来消除功率放大器的肩膀效应，同时，根据反馈回路采集到的宽带高功率放大器WHPA非线性响应曲线反转基带信号到放大器的饱和点，使得基带信号频谱与发射链路信号频谱实现互相补偿，滤波器输出合路模块(203)是对预失真滤波器阵列模块输出结果Z₁，Z₂…Z_n进行相加生成预失真基带I_B和Q_B信号，所述的系数估计和更新算法模块(208)用于实现预失真滤波器阵列模块(202)的系数初始值估计和所有实时复数计算，产生精确的更新滤波器系数值；接口控制模块(207)通过更新滤波器系数实时调整预失真滤波器阵列模块(202)的内部滤波器系数进行数据预失真的处理并监测系统性能来实现自适应预失真。

如上所述装置，其中，所述的产生精确的更新滤波器系数值进一步包括：系数估计和更新算法模块(208)定期的把预失真基带I_B和Q_B信号经过延迟匹配模块(204)后的I_d和Q_d信号数据与宽带高功率放大器WHPA的复数基带输出包络估计I_C和Q_C信号数据一起同步进入信号数据缓冲模块(206)进行缓存，系数估计和更新算法模块(208)通过接口控制模块(207)从信号数据缓冲模块(206)中读取所有缓存数据，系数估计和更新算法模块(208)采用自适应滤波算法进行信号频谱分析并产生更新滤波器系数，并且自适应地调整滤波器系数来确保WHPA随着工作条件的变化维持最佳的线性性能，这些更新滤波器系数存储在系数缓冲模块(209)中，同时，系数估计和更新算法模块(208)还进行输出包络估计的频谱分析来优化不同频率子带的WHPA线性度。

如上所述装置，其中，还包括用于不需要微处理器MPU干涉的直接存储器访问DMA控制器模块(117)，异步静态存储器SSRAM控制器模块(116)和串行外设接口SPI控制器模块(114)，这些模块也均通过高速片上通信总线E口相互连接并受微处理器MPU控制内核模块的控制和调度，其中异步静态存储器SSRAM控制器模块(116)用于连接异步静态存储器SSRAM器件(115)，实现对基带数据的缓存，串行外设接口SPI控制器模块(114)能够控制符合串行外设接口SPI协议规范的ADC(108)和DAC(107)器件。

如上所述装置，其中，所述的A口用于接收基带信号数据传输接口，B口用于已预失真基带信号数据传输到DAC，C口用于连接反馈回路送过来的模拟信号经过ADC转换后传输到输出矩阵模块，D口用于宽带自适应数字预失真引擎装置WADPDE的控制管理通信接口。

如上所述装置，其中，所述的E口为高速片上通信总线接口。

如上所述装置，其中，所述的仿真基带信号发射模块(111)能够实现任意标准WCDMA，TD-SCDMA，OFDM基带信号产生。

如上所述装置，其中，所述的数字下变频DDC模块(205)，对于数字中频接收机结构，实现来自输出矩阵模块(106)的数字中频率IFI_C和Q_C信号数据到基带数据的速率转换，进行数字下变频DDC变成基带信号，然后抽取一定倍数基带数据，而对于零中频接收机结构，此模块能够旁路掉。

如上所述装置，其中，所述的预失真滤波器阵列为FIR滤波器阵列。

采用本发明所述装置，与现有技术方案相比，宽带自适应数字预失真引擎装置WADPDE具有以下优点：

1.本发明具有一定的通用性，针对不同的峰值削波算法和不同机制或不同阶数的多项式数字预失真算法实现，只需要对峰值削波模块和宽带数字预失真器模块做相应的逻辑改动，即可实现不同性能的宽带数字预失真引擎芯片；

2.本发明的硬件架构简单，可靠性高，可实现宽带实时信号处理、集成度高、缩小了单板的面积和降低了硬件成本；

3.本发明具有一定的灵活性，可以旁路掉DPD功能模块，这样可以验证有无DPD功能的性能对比评估；

4.本发明的WADPDE芯片对外接口分别为A、B、C、D接口，均为开放式接口；

5.本发明的WADPDE芯片能够与PC机进行通信，可以根据实际不同应用的情况进行调整，便于实现人机交互；

6.本发明的WADPDE芯片中仿真基带信号发射模块可以实现任意标准WCDMA，TD-SCDMA，OFDM等基带信号产生，这样WADPDE芯片就不需要外加基带信号源，即可对其内部功能模块及芯片整体性能进行测试，极大方便芯片的设计验证与测试。

附图说明

图1是本发明的宽带自适应数字预失真引擎装置结构总体框图；

图2是本发明中的宽带数字预失真器模块的结构框图；

图3是本发明的另一种宽带自适应数字预失真引擎装置结构总体框图。

具体实施方式

下面根据附图来说明本发明的具体实施例：

如图1所示，是本发明的宽带自适应数字预失真引擎装置结构总体框图。该装置将输入矩阵模块102、仿真基带信号发射模块111、插值器模块103、峰值削波模块104、宽带数字预失真器模块105、输出矩阵模块106、MPU控制内核模块109和USB接口模块110集成到一片FPGA 112中实现，这些模块均通过高速片上通信总线E口相互连接并受MPU控制内核模块的控制和调度。这里的宽带基带信号以OFDM基带信号为例，输入矩阵模块102通过A口与宽带信号基带调制器101进行接口连接以接收来自宽带信号基带调制器101的OFDM复数基带I/Q信号，所述的输入矩阵模块(102)连接仿真基带信号发射模块111，输入矩阵模块102用于实现数据速率匹配以及格式转换功能；当没有外接宽带信号基带调制器101产生OFDM复数基带I/Q信号时就可以连接仿真基带信号发射模块111产生的基带I_t和Q_t信号作为基带信号源；然后由输入矩阵模块102内部的多路选择器进行2选1输出一路基带信号，选择哪一路基带信号由MPU控制内核模块109所控制；

仿真基带信号发射模块111模拟OFDM基带数据源产生用于测试和验证DPD性能的基带I_t和Q_t信号，基带I_t和Q_t信号可对FPGA 112内部功能模块及芯片整体性能进行测试，极大方便芯片的设计验证与测试；

插值器模块103由于宽带高功率放大器工作在非线性区时，互调失真的功率上升的很快。一般而言3阶互调会落入相邻信道，影响邻道性能，5阶互调会落入相邻的两个信道，从而造成影响。在一般系统中只考虑3阶和5阶交调，为了提高系统性能，预失真处理带宽必须大于宽带OFDM基带信号信道带宽(典型值为5倍或7倍)才能消除5阶和7阶交调分量，这样采用插值的方法实现对OFDM基带I/Q数据进行插值达到预失真处理带宽，插值的倍数为f_s/BW，其中f_s为采样时钟，BW为基带信号信道带宽大小；

峰值削波模块104实现对插值后的高速数据流中PAPR较高的OFDM基带I/Q信号的幅度进行压缩，达到一定的PAPR值大小OFDM基带I_A和Q_A信号，其输出宽带基带I_A和Q_A信号。

宽带数字预失真器模块105实现对经过峰值削波模块104处理后的宽带OFDM基带I_A和Q_A信号进行数字预失真和预处理实时操作，产生与宽带高功率放大器WHPA非线性相反的预失真OFDM基带I_B和Q_B信号，纠正OFDM基带I_B和Q_B信号后就能够补偿由WHPA和发射机链路的非线性所造成的失真，达到WHPA的非线性失真实时补偿处理，同时，接收来自输出矩阵模块106的采样OFDM基带I_C和Q_C信号进行比较并自适应地调整数字预失真滤波器系数。

输出矩阵模块106分别完成与后级的数字模拟转换器DAC107的B口和模拟数字转换器ADC108芯片的C口连接，实现输出数据速率匹配和时序格式转换功能，并对宽带数字预失真器模块105已预失真的输出OFDM基带信号进行插值，滤波，使得基带数据满足DAC转换要求，同时，接收反馈回来的模拟信号经过ADC 108模数转换后送给宽带数字预失真器模块105。

MPU控制内核模块109完成输入矩阵模块102、仿真基带信号发射模块111、插值器模块103、峰值削波模块104、宽带数字预失真器模块105和输出矩阵模块106的配置，管理，控制和监测。

USB接口模块110通过D口实现该装置与PC机113USB总线的数据传输。

A口用于接收OFDM基带信号数据传输接口，B口用于已预失真OFDM基带信号数据传输到DAC 107，C口用于连接反馈送过来的模拟信号经过ADC 108转换后传输到输出矩阵模块106，D口用于WADPDE芯片的控制管理通信接口；E口为高速片上通信总线。

如图2所示，是本发明中的宽带数字预失真器模块结构框图。该模块包括：滤波器输入生成模块201、预失真滤波器阵列模块202、滤波器输出合路模块203、系数缓冲模块209、数字下变频DDC模块205、延迟匹配模块204、信号数据缓冲模块206、接口控制模块207和系数估计和更新算法模块208。

滤波器输入生成模块201接收宽带OFDM基带数据I_A和Q_A信号进行延迟处理产生预失真滤波器阵列模块的输入X₁，X₂…X_n；

预失真滤波器阵列模块202是基于多项式模型实现线性滤波，主要用来消除功率放大器的肩膀效应，同时根据来自输出矩阵模块106采集到的WHPA非线性响应曲线反转OFDM基带信号到WHPA的饱和点，使得基带信号频谱与发射链路信号频谱实现互相补偿；多项式模型为记忆多项式预失真器模型，表达式如下：

$Z\left(n\right)=\underset{k=1}{\overset{K}{\mathrm{\Σ}}}\underset{q=0}{\overset{Q}{\mathrm{\Σ}}}{C}_{\mathrm{kq}}\·X_{(n-q)}\·{\left|X_{(n-q)}\right|}^{k-1}$

式中C_kq代表滤波器的系数，X_n是预失真器模型的输入，Z(n)表示预失真器模型的输出，K是多项式模型的阶数，Q是预失真记忆效应长度(即功率放大器的记忆长度)；预失真滤波器阵列为FIR滤波器阵列；滤波器输出合路模块203是对预失真滤波器阵列模块输出结果为Z₁，Z₂…Z_n进行相加生成预失真OFDM基带I_B和Q_B信号；系数估计和更新算法模块208主要实现预失真滤波器阵列模块202的系数初始值估计和所有实时复数计算，产生精确的更新滤波器系数值C_kq；系数估计和更新算法模块208定期的把预失真OFDM基带I_B和Q_B信号经过延迟匹配模块204后的I_d和Q_d信号数据与WHPA的复数OFDM基带输出包络估计I_C和Q_C信号数据一起同步进入信号数据缓冲模块206进行缓存，系数估计和更新算法模块208通过接口控制模块207从信号数据缓冲模块206中读取所有缓存数据，系数估计和更新算法模块208采用自适应滤波算法进行信号频谱分析并产生更新滤波器系数值C_kq，并且自适应地调整滤波器系数来确保WHPA随着工作条件(热漂移，输入调制方式的改变等)的变化维持最佳的线性性能，这些更新滤波器系数存储在系数缓冲模块209中，同时，系数估计和更新算法模块208还进行输出包络估计的频谱分析来优化不同频率子带的WHPA线性度。然后，接口控制模块207通过更新滤波器系数实时调整预失真滤波器阵列模块202的内部滤波器系数进行数据预失真的处理并监测系统性能来实现自适应预失真。数字下变频DDC模块205，对于数字中频接收机结构，实现来自ADC 108的数字中频IF信号到基带数据的速率转换，进行数字下变频变成基带信号，然后抽取一定倍数基带数据，而对于零中频接收机结构，此功能模块能够旁路掉。

DDC模块205，对于数字中频接收机结构，实现来自输出矩阵模块106的数字中频率IF I_C和Q_C信号到基带数据的速率转换，进行数字下变频DDC变成基带信号，然后抽取一定倍数基带数据，而对于零中频接收机结构，此功能模块能够旁路掉，如图2中的虚线所示；

如图3所示，是本发明的另一种宽带自适应数字预失真引擎装置结构总体框图。

相对于附图2所示的框图的不同之处在于增加了用于不需要MPU(MicroProcessorUnit，即微处理器)干涉的高速数据传送的DMA(Direct Memory Access，即直接存储器访问)控制器模块117、SSRAM(Synchronous SRAM，即异步静态存储器)控制器模块116和SPI(Serial Peripheral Interface，即串行外设接口)控制器模块114，这些模块也均通过高速片上通信总线E口相互连接并受MPU控制内核模块的控制和调度。其中SSRAM控制器模块116用于连接SSRAM器件115，实现对基带数据的缓存，SPI控制器模块114能够控制符合SPI协议规范的ADC108和DAC器件107。

下面，简述基于可编程器件的WADPDE装置的工作过程如下：

首先，在前向链路上，来自OFDM基带调制解调器101的复数基带I/Q信号通过A接口进入FPGA 112，输入矩阵模块102对A接口送过来的基带数据进行数据速率匹配和格式转换功能，然后，送给插值器模块103对基带I/Q数据进行插值处理，插值的倍数为f_s/BW，这里的f_s为采样时钟，BW为基带数据带宽大小；峰值削波模块104接收来自插值器模块103执行插值后的高速数据流中较高的PAPR基带信号进行幅度压缩；经过压缩后的基带信号送入宽带数字预失真器模块105，同时，利用由系数估计和更新算法模块208所提供的参数送给宽带数字预失真器模块105进行系数更新，然后由宽带数字预失真器模块105对基带信号进行预失真处理，最后通过输出矩阵模块106进行数据速率匹配和时序格式转换之后送到B接口输出。已预失真信号从B接口输出后被双通道DAC电路107，在DAC内部进一步内插，并且进行数字单边带调制后作数模转换，输出中频模拟信号经过RF上变频，功率放大器放大后送给天线输出。

其次，在反向链路上，从功放输出耦合出来的RF放大模拟信号的小部分被提取进行下变频，重采样，滤波和重新数字化等处理后，然后通过C接口进入FPGA。首先FPGA对接收到的反馈信号进行数字中频处理，主要是数字下变频DDC，采样速率转换抽取一定倍数基带数据，数字滤波等，然后，并将抽取后的数据送入信号数据缓冲模块206进行缓存。同时，FPGA捕获已预失真的基带信号经过延迟匹配模块204后也存于信号数据缓冲模块206，系数估计和更新模块208通过接口控制模块207把所有的反馈数据和已预失真的基带信号数据从信号数据缓冲206中读取出来，然后系数估计和更新算法模块208采用自适应算法进行信号频谱分析并产生更新滤波器系数C_kq，更新参数存储在系数缓冲模块209中，接口控制模块207根据更新滤波器系数C_kq实时调整预失真滤波器阵列模块202的内部滤波器参数进行数据预失真的处理并监测系统性能来实现自适应预失真。

同时，MPU控制内核模块109通过E接口配置，管理，控制和监测宽带数字预失真引擎中的所有功能模块；所有的管理，控制和监测信息均经过USB接口模块110通过D接口连接到PC机103进行通信。

以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims (9)

1.一种基于可编程器件的宽带自适应数字预失真引擎装置，其特征在于包括：输入矩阵模块(102)、仿真基带信号发射模块(111)、插值器模块(103)、峰值削波模块(104)、宽带数字预失真器模块(105)、输出矩阵模块(106)、微处理器MPU控制内核模块(109)和USB接口模块(110)，上述模块均通过高速片上通信总线E口相互连接并受微处理器MPU控制内核模块的控制和调度并集成到一片现场可编程门阵列FPGA(112)中实现；

所述的输入矩阵模块(102)通过A口与宽带信号基带调制器(101)进行接口连接以接收来自宽带信号基带调制器(101)的复数基带I/Q信号，所述输入矩阵模块(102)连接仿真基带信号发射模块(111)，所述的仿真基带信号发射模块(111)模拟基带数据源产生用于测试和验证数字预失真DPD性能的基带I_t和Q_t信号，输入矩阵模块(102)用于实现数据速率匹配、数据格式转换以及对宽带信号基带调制器(101)和仿真基带信号发射模块(111)输出的基带信号数据源进行2选1选择输出；

所述的插值器模块(103)实现对基带信号进行插值达到预失真处理带宽，插值的倍数为f_s/BW，其中f_s为采样时钟，BW为基带信号信道带宽大小；

所述的峰值削波模块(104)实现对插值后的高速数据流中峰值功率与平均功率的比值PAPR较高的基带信号的幅度进行压缩以输出宽带基带I_A和Q_A信号；

所述的宽带数字预失真器模块(105)实现对宽带基带I_A和Q_A信号进行数字预失真和预处理实时操作，产生与宽带高功率放大器WHPA非线性相反的预失真基带I_B和Q_B信号，纠正基带I_B和Q_B信号后就能够补偿由宽带高功率放大器WHPA和发射机链路的非线性所造成的失真，达到宽带高功率放大器WHPA的非线性失真实时补偿处理，同时，接收来自输出矩阵模块(106)的采样基带I_C和Q_C信号进行比较并自适应地调整数字预失真滤波器系数；

所述的输出矩阵模块(106)分别完成与后级的数字模拟转换器DAC(107)的B口和模拟数字转换器ADC(108)的C口连接，实现输出数据速率匹配和时序格式转换，并对宽带数字预失真器模块已预失真的输出基带信号进行插值，滤波，使得基带数据满足DAC(107)转换要求，同时，接收反馈回来的模拟信号经过ADC(108)模数转换后送给宽带数字预失真器模块(105)；

所述的MPU控制内核模块(109)完成输入矩阵模块(102)、仿真基带信号发射模块(111)、插值器模块(103)、峰值削波模块(104)、宽带数字预失真器模块(105)和输出矩阵模块(106)的配置、管理、控制和监测；

所述的USB接口模块(110)通过D口实现该装置与PC机(113)USB总线的数据传输。

2.根据权利要求1所述的装置，其特征在于所述的A口用于接收基带信号数据传输接口，B口用于已预失真基带信号数据传输到DAC，C口用于连接反馈回路送过来的模拟信号经过ADC转换后传输到输出矩阵模块，D口用于宽带自适应数字预失真引擎装置WADPDE的控制管理通信接口。

3.根据权利要求1所述的装置，其特征在于所述的E口为高速片上通信总线接口。

4.根据权利要求1所述的装置，其特征在于所述的仿真基带信号发射模块(111)能够实现任意标准WCDMA，TD-SCDMA，OFDM基带信号产生。

5.根据权利要求1所述的一种基于可编程器件的宽带自适应数字预失真引擎装置，其特征在于所述宽带数字预失真器模块(105)包括：滤波器输入生成模块(201)、预失真滤波器阵列模块(202)、滤波器输出合路模块(203)、系数缓冲模块(209)、数字下变频DDC模块(205)、延迟匹配模块(204)、信号数据缓冲模块(206)、接口控制模块(207)和系数估计和更新算法模块(208)，其中滤波器输入生成模块(201)用于接收宽带基带I_A和Q_A信号进行延迟处理产生预失真滤波器阵列模块的输入X₁，X₂…X_n，所述的预失真滤波器阵列模块(202)是基于多项式模型实现线性滤波，用来消除功率放大器的肩膀效应，同时根据反馈回路采集到的宽带高功率放大器WHPA非线性响应曲线反转基带信号到放大器的饱和点，使得基带信号频谱与发射链路信号频谱实现互相补偿，滤波器输出合路模块(203)是对预失真滤波器阵列模块输出结果Z₁，Z₂…Z_n进行相加生成预失真基带I_B和Q_B信号，所述的系数估计和更新算法模块(208)用于实现预失真滤波器阵列模块(202)的系数初始值估计和所有实时复数计算，产生精确的更新滤波器系数值；接口控制模块(207)通过更新滤波器系数实时调整预失真滤波器阵列模块(202)的内部滤波器系数进行数据预失真的处理并监测系统性能来实现自适应预失真。

6.根据权利要求5所述的装置，其特征在于所述的数字下变频DDC模块(205)，对于数字中频接收机结构，实现来自输出矩阵模块(106)的数字中频率IF I_C和Q_C信号数据到基带数据的速率转换，进行数字下变频DDC变成基带信号，然后抽取一定倍数基带数据，而对于零中频接收机结构，此模块能够旁路掉。

7.根据权利要求5所述的装置，其特征在于所述的预失真滤波器阵列为FIR滤波器阵列。

8.根据权利要求5所述的装置，其特征在于：所述的产生精确的更新滤波器系数值进一步包括：系数估计和更新算法模块(208)定期的把预失真基带I_B和Q_B信号经过延迟匹配模块(204)后的I_d和Q_d信号数据与宽带高功率放大器WHPA的复数基带输出包络估计I_C和Q_C信号数据一起同步进入信号数据缓冲模块(206)进行缓存，系数估计和更新算法模块(208)通过接口控制模块(207)从信号数据缓冲模块(206)中读取所有缓存数据，系数估计和更新算法模块(208)采用自适应滤波算法进行信号频谱分析并产生更新滤波器系数，并且自适应地调整滤波器系数来确保WHPA随着工作条件的变化维持最佳的线性性能，这些更新滤波器系数存储在系数缓冲模块(209)中，同时，系数估计和更新算法模块(208)还进行输出包络估计的频谱分析来优化不同频率子带的WHPA线性度。

9.根据权利要求1或5或8所述的装置，其特征在于还包括用于不需要微处理器MPU干涉的直接存储器访问DMA控制器模块(117)，异步静态存储器SSRAM控制器模块(116)和串行外设接口SPI控制器模块(114)，这些模块也均通过高速片上通信总线E口相互连接并受微处理器MPU控制内核模块的控制和调度，其中异步静态存储器SSRAM控制器模块(116)用于连接异步静态存储器SSRAM器件(115)，实现对基带数据的缓存，串行外设接口SPI控制器模块(114)能够控制符合串行外设接口SPI协议规范的ADC(108)和DAC(107)器件。

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