CN101272138A - 一种模拟开关芯片设计方法及芯片装置 - Google Patents

Abstract

本发明提供一种模拟开关芯片设计方法，通过额外开关模块，由时钟电路控制其时序，控制标准CMOS工艺模拟开关电路中主开关MOS的衬偏消除电路的工作。本发明还提供一种芯片装置，包括一个标准CMOS工艺模拟开关电路，一个衬偏消除电路，一个额外开关模块，一个时钟电路；所述衬偏消除电路连接主开关MOS衬底，所述额外开关模块包括的次开关分别与衬偏消除电路以及电源电压连接，所述时钟电路提供芯片装置控制时序。本发明所述模拟开关芯片在保证了消除衬偏效应提高导通阻抗性能的同时还提高了模拟开关的带宽、关断隔离以及电荷注入性能。

Description

一种模拟开关芯片设计方法及芯片装置

所属技术领域

本发明涉及芯片设计领域，尤其涉及一种模拟开关芯片设计方法及装置。

背景技术

在标准CMOS工艺中，MOS的理想工作状态一直假设源区与衬底共同接地，即Vbs等于0，但是在实际工作状态中，经常出现衬底和源极不相连的情况，此时Vbs不等于0。由基本的PN结理论可知，处于反偏的PN结的耗尽层将展宽。且衬底加偏压Vbs后对MOSFET的特性将有一系列的影响，为了保证源-衬底与漏-衬底间的PN结方向偏置，对于n沟器件，衬底通常接负偏压，对于p沟器件，衬底接正偏压，或者将MOS的衬底与源区直接短接。

模拟开关芯片性能指标主要包括导通阻抗、带宽、关断隔离以及电荷注入等，目前在标准的CMOS工艺下，模拟开关消除衬底偏置效应技术基本都是采用某些电路架构实现PMOS管衬底电压的选择，从而消除衬偏效应，提高导通阻抗性能，但是由于四项性能的互相制肘，很少有方法可以在保证导通阻抗性能的前提下，同时提高模拟开关的带宽、关断隔离以及电荷注入性能。因为在PMOS上外接衬偏消除电路，如附图1，使用衬偏消除电路，选择输入输出电压中的最大者作为PMOS衬底，这样就相当于在其主开关MOS的两端串联了一个电容，这个电容会严重限制模拟开关的关断隔离性能，并影响其工作带宽。

发明内容

本发明的目的在于提供一种模拟芯片设计方法和芯片装置，克服现有技术的不足。

本发明提供了一种模拟开关芯片设计方法，其特征在于额外开关模块，由时钟电路控制其时序，控制标准CMOS工艺模拟开关电路中主开关MOS的衬偏消除电路的工作。

所述的控制时序由一个非重叠时钟电路提供，使得额外开关模块中的次开关，响应主开关MOS的导通或关断。

所述的额外开关模块控制主开关MOS的衬底与衬偏消除电路、电源电压或者地线的连接，当主开关MOS导通工作时，其衬底连接衬偏消除电路，当主开关MOS断开关闭时，其衬底直接连接电源电压或者接直接地。

所述非重叠时钟电路提供的控制时序，在关断主开关MOS之前，先关断额外开关模块中控制衬偏消除电路的次开关，切断其衬底与衬偏消除电路的连接；在关断主开关MOS之前，导通额外开关中控制连接电源电压或者地线的次开关，将其衬底连接到电源电压或者接地；消除主开关MOS衬底电位连接到电源电压或者接地时对输出端的不良影响，同时提高了电荷注入。

本发明提供的一种模拟开关芯片装置，其特征在于所述芯片装置包括一个标准CMOS工艺模拟开关电路，一个衬偏消除电路，一个额外开关模块，一个时钟电路；所述衬偏消除电路连接主开关MOS衬底，所述额外开关模块包括的次开关分别与衬偏消除电路，以及电源电压连接；时钟电路为芯片装置提供控制时序。

所述额外开关包括三个次开关，衬偏消除电路通过两个次开关，连接标准CMOS工艺模拟开关电路中主开关MOS的衬底及其输入、输出端；所述MOS衬底通过额外开关模块的另一次开关连接电源电压或者地线。

所述时钟电路为芯片装置各电路提供非重叠控制时序。

上述发明内容中主开关MOS在关断时采取连接电源电压还是接地，取决于主开关MOS的类型是PMOS还是NMOS。

本发明利用时钟电路巧妙的实现了在主开关MOS导通时，衬偏消除电路连接衬底工作，而在关断时使衬底直接连接电压电源或者接地，在实现基本的消除衬偏效应同时，不影响模拟开关的带宽和关断隔离性能，并且利用非重叠控制时序提高了电荷注入性能。

附图说明

图1为带消除衬偏电路的标准CMOS工艺模拟开关电路；

图2为本发明所述的一种模拟开关芯片的原理图；

图3为本发明所述的一种模拟开关芯片的电路图；

图4为本发明所述的一种非重叠控制时序的开关控制示意图。

具体实施方式

下面结合一个具体实施例电路对本发明做详细说明。

如附图2的电路原理图，本发明的关键点在于通过一个由时钟电路控制的额外开关，使得衬偏消除电路在一定条件下才工作，让主开关MOS的衬底连接输入输出端中的相对高电位端；而在主开关关闭时，使其衬底直接接电源，避免衬偏消除电路对主开关造成的不良影响。

我们以PMOS为例，如附图3为本发明所述模拟开关芯片一个具体实施例的详细电路图，与附图1所示的带衬偏消除电路的标准CMOS工艺模拟开关电路相比较，可以很清楚的看到，M0与M1是主开关，M2与M3开关构成了衬偏消除电路，而本发明在此基础上，额外引入了三个次开关SW1、SW2、SW3以及提供他们控制时序的时钟电路。

在主开关导通M0工作的时候，为了消除其衬底偏置效应，M0的衬底连接衬偏消除电路的M2、M3，与输入输出端中相对电位高者相连，而在主开关关闭M0不导通的时候，由于M2、M3的存在相当于使M0的两端串联了一个电容而影响到M0的关断隔离，于是此时可通过关断SW1、SW2使得M2、M3不工作，同时导通SW3，使M0的衬底直接连接电源。

如何控制SW1、SW2以及SW3的导通关断顺序，就要用到时钟电路的非重叠控制时序；且在关断主开关M0、M1之前，需要先提前关断SW1、SW2，从而避免衬底电位连接到电源电压时对输出端可能造成的影响；另一方面为了提高模拟开关的电荷注入性能，一般来说加入伪晶体管尽量使NMOS和PMOS的寄生电容相同，从而消除时钟馈通效应；由于考虑到驱动电路压摆率过大的话，会在电路的金丝键合上引起较大的电压降损耗，同时在开关的快速开断中对输出曲线也有比较明显的影响，所以在尽量不增加开关器件延迟的前提下，需要对驱动电路作最小值优化，另外将控制时序做了一定要求：在关断主开关M0时，MO的衬底电位是直接连接到电源电压的，这样可以通过寄生电容在输出端累积一定的负电荷，当M0、M1关断的时候，这些负电荷由于没有泄放通路，根据电荷共享原理，从而可以提高模拟开关的电荷注入性能，在仿真结果还留有富余的前提下，暂时可以忽略沟道电荷注入对输出的影响。

结合附图3及附图4，下面详细说明本发明的工作控制时序；

当CP为低电平，CN为高电平的时候，主开关管M0、M1导通，SW1、SW2导通。此时如果IN电压大于OUT电压，则M3工作，如果IN电压小于OUT电压，则M2工作，选择最高电平作为M0的衬底电位。此时电路正常工作，由于消除了M0的衬偏效应，导通阻抗以及带宽性能得到了改善。本发明主要针对的是通过时序变换提高通道关断过程中的性能，如图3。首先，SW1、SW2关断，输入输出端与输入输出电压选择电路隔离；其次，将SW3打开，将M0衬底电位接到电源电压，提供了一个接到地电位的电容，同时通过寄生电容在输出端预充了一定量的负电荷；最后，CP为高电平，CN为低电平，主开关管M0、M1关断。

上述实施例以PMOS为例，如果控制的主开关MOS对象为NMOS，则只需将上述实施例中衬底与电源电压的连接，变更为接地即可。

本发明在标准CMOS工艺下，实现了同时提高模拟开关的带宽、关断隔离以及电荷注入这三项性能，同时保证了衬偏效应有效消除提高模拟开关的导通阻抗性能。

以上介绍的仅仅是基于本发明的一个较佳实施例，并不能以此来限定本发明的范围。任何对本发明的装置作本技术领域内熟知的部件的替换、组合、分立，以及对本发明实施步骤作本技术领域内熟知的等同改变或替换均不超出本发明的揭露以及保护范围。

Claims (10)

1、一种模拟开关芯片设计方法，其特征在于采用额外开关模块，由时钟电路控制其时序，控制标准CMOS工艺模拟开关电路中与主开关MOS衬底连接的衬偏消除电路的工作。

2、如权利要求1所述的模拟开关芯片设计方法，其特征在于所述控制时序由一个非重叠时钟电路提供。

3、如权利要求1所述的模拟开关芯片设计方法，其特征在于所述的额外开关模块包括次开关，控制主开关MOS的衬底与衬偏消除电路、电源电压或者地线的连接。

4、如权利要求2以及3所述的模拟开关芯片设计方法，其特征在于控制时序使得额外开关模块中次开关，响应主开关MOS的导通或关断。

5、如权利要求3所述的模拟开关芯片设计方法，其特征在于所述主开关MOS导通工作时，其衬底连接衬偏消除电路；当主开关MOS断开关闭时，其衬底直接连接电源电压或者接地。

6、如权利要求2以及3所述的模拟开关芯片设计方法，其特征在于所述非重叠时钟电路提供的控制时序，在关断主开关MOS之前，先关断额外开关模块中控制衬偏消除电路的次开关，切断其衬底与衬偏消除电路的连接。

7、如权利要求2以及3所述的模拟开关芯片设计方法，其特征在于所述非重叠时钟电路提供的控制时序，在关断主开关MOS前，先导通额外开关模块中控制连接电源电压或者地线的次开关，将其衬底直接连接电源电压或者直接接地。

8、一种模拟开关芯片装置，其特征在于所述芯片装置包括一个标准CMOS工艺模拟开关电路，一个衬偏消除电路，一个额外开关模块，一个时钟电路；所述衬偏消除电路连接主开关MOS衬底，所述额外开关模块包括的次开关分别与衬偏消除电路，以及电源电压连接；时钟电路为芯片装置提供控制时序。

9、如权利要求8所述的模拟开关芯片装置，其特征在于所述额外开关包括三个次开关，衬偏消除电路通过两个次开关，连接标准MOS工艺模拟开关电路中主开关MOS的衬底及其输入、输出端；所述MOS衬底通过额外开关模块的另一次开关连接电源电压或者地线。

10、如权利要求8所述的模拟开关芯片装置，其特征在于所述时钟电路为芯片装置内的各电路部分提供非重叠控制时序。

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