CN101243665A - 用于zigbee 802.15.4标准的差分检测单元 - Google Patents

Abstract

本发明涉及一种检测单元，用于检测包含于差分解调的信号中的数据符号，在发送侧可给这些数据符号各指配一个来自序列库中的PN序列。根据本发明的检测单元具有以下单元：a)序列提供单元，其被构造用于提供第三组的被导出的序列，其中第三组对于每个第一PN序列都具有被导出的序列，该被导出的序列被分配给该第一PN序列，并且可以由该第一PN序列借助逻辑运算来导出，然而该导出的序列与第一PN序列不相同，并且其中第三组的被导出的序列仅仅通过其码片值的循环推移来彼此区分，b)与序列提供单元相连接的相关单元，其被构造用于通过将被差分解调的信号与第三组的每个被导出的序列相关来计算相关结果，以及c)与相关单元相连接的分析单元，其被构造用于通过分析相关结果来推导数据符号的值。本发明此外还涉及一种带有这种检测单元的发送/接收装置和集成电路。

Description

用于ZIGBEE 802.15.4标准的差分检测单元

本发明涉及一种用于检测包含在被差分解调的信号中的数据符号的检测单元。此外，本发明还涉及一种带有这种检测单元的发射/接收装置和集成电路。

本发明处于数据传输领域。虽然原理上可以使用任意的数字通信系统，但是本发明以及作为本发明的基础的问题在以下借助根据IEEE802.15.4的“ZigBee”通信系统来阐述。

为了在相对短的距离(大约10m)上无线传输信息，可以使用所谓的“无线个人域网”(WPAN)。与“无线局域网”(WLAN)相反，WPAN需要较少的、甚至不需要用于数据传输的基础设施，使得对于广泛的应用领域可以实现小的、简单的、能效高并且成本低廉的设备。

标准IEEE 802.15.4说明了低速的WPAN，其具有达到最大250kbit/s的原始数据率和固定的或者移动的设备，适于应用在工业监视和控制中、传感器网络中、自动化装置中以及计算机外围设备的领域中，并且适于交互游戏。除了该设备的非常简单和低成本的可实施性外，对于这类应用，设备的极低的能量需求是具有决定性意义的。这样，借助该标准实现几个月至几年的电池寿命是所力求的。

在物理层的层面上，IEEE标准802.15.4详细说明了在几乎世界范围地可利用的、2.4GHz附近的ISM频带(工业，科研，医疗)中对于fB＝250kbit/s的原始数据率、具有fC＝2Mchip/s的码片速率的频带扩展(Spreading)以及具有符号速率为fS＝62.5ksymbol/s的偏移-QPSK-调制(四相相移键控)。

在一种用于ISM频带的802.15.4发射机中，待传输的数据流首先被转换为一系列PN序列(伪噪声)，其方式是在每一个符号周期(TS＝1/fS＝16μS)中使用四个数据位，以便从总计16个PN序列的序列库中选出一个PN序列。每一个由四个数据位构成的符号都被通过这种方式分配一个由32个PN码片(码片周期TC＝TS/32＝500ns＝1/fC)构成的、符号值特定的PN序列，该PN序列代替四个数据位被传输。在该标准中规定的由16个“准正交”PN序列构成的序列库在此包括八个第一PN序列的第一组，这些PN序列彼此仅仅通过其码片值的循环推移来彼此区分，还包括八个第二PN序列的第二组，这些PN序列同样仅仅通过其码片值的循环推移来彼此区分，并且仅仅通过每第二个码片值的取反(Inversion)来分别与第一PN序列之一相区别(参见IEEE标准802.15.4-2003，第6.5.2.3章)。

被指配给彼此相继的符号的PN序列被彼此相联，并且紧接着被偏移QPSK调制(四相相移键控)，其方式是，借助半正弦脉冲成形，将具有偶数下标(0，2，4，...)的PN码片调制到同相(I)载波上，并且将具有奇数下标(1，3，5，...)的PN码片调制到正交相(Q)载波上。为了形成偏移，正交相码片相对于同相码片被延迟一个码片周期TC(参见IEEE标准802.15.4-2003，第6.5.2.4章)。

在接收机侧为了检测包含在接收信号中的数据符号，已知了相干的和非相干的方案(Ansaetze)。在相干方案的情况下，接收信号借助由载波调节电路中所获得的频率和相位符合的载波振荡被转化为复包络线(基带)，而在非相干方案的情况下，至少放弃了相位符合性，在边界情况中甚至也放弃了载波振荡的频率符合性。由于在相干的方案的情况中较高的实现开销，该开销同时也带来更大的能量需求，所以在本发明中，从非相干的接收机出发，其中将接收信号至少没有相位符合地转化为复包络线，并且将得到的基带信号差分解调。

此外，已公开的是，将多个通信用户的数据符号在发送侧分别与来自正交的PN序列的序列库中的、用户特定的PN序列相乘，将总信号传输，并且在接收机侧检测确定用户的数据符号，其方式是将接收到的总信号与该用户的PN序列相关，并且接着进行判定。为此，例如参见Karl-Dirk Kammeyer的教科书“Nachrichtenuebertragung”，第3版，B.G.Teubner，Stuttgart，ISBN 3-519-26142-1(第632-635页)。

在这样的背景下，本发明的任务在于说明一种用于检测包含在被差分解调的信号中的数据符号的检测单元，其能够实现节能并且简单地实施例如根据IEEE 802.15.4的发送/接收装置，并且还具有高的检测效率，也就是说，即使在干扰影响下例如信道失真和/或噪声的情况下，仍具有低的误码率(符号误码率，比特误码率，帧误码率等等)。此外，本发明的任务还在于，说明一种相应的发送/接收装置和集成电路。

根据本发明，该任务通过具有权利要求1、22或23的特征的检测单元、发送/接收装置和集成电路来解决。

相应地设置有：用于检测包含在差分解调的信号中的数据符号的检测单元，在发送侧可给这些数据符号各指配一个来自序列库中的PN序列，该序列库具有第一组第一PN序列和第二组第二PN序列，其中，第一和第二PN序列在其各自的组内仅通过其码片值的循环推移来彼此区分，并且其中第二组对于每个第一PN序列具有一个相应的第二PN序列，该第二PN序列与第一PN序列的区别仅仅在于每第二个码片值的取反；该检测单元包括：a)序列提供单元，其被构造用于提供第三组被导出的序列，其中第三组对于每一个第一PN序列都具有一个被导出的序列，该被导出的序列被分配给该第一PN序列并且可以由该第一PN序列借助逻辑运算来导出，然而该导出的序列与第一PN序列不相同，并且其中第三组的被导出的序列仅仅通过其码片值的循环推移来彼此区分，b)与序列提供单元相连接的相关单元，其被构造用于通过将被差分解调的信号与第三组的每个被导出的序列进行相关来计算相关结果，以及c)与该相关单元相连接的分析单元，其被构造用于通过分析相关结果来推导数据符号的值。

本发明的发送/接收装置和本发明的集成电路分别具有这种检测单元。

本发明的本质在于，提供与差分解调匹配的被导出的序列的一个第三组，并且将被差分解调的信号与该第三组的每个被导出的序列进行相关。第三组的被导出的序列与在发送侧可使用的PN序列不相同(但是是由该PN序列导出的)，并且(与在发送侧可使用的PN序列不同)仅仅通过其码片值的循环推移来彼此区分。这使得能够正确地检测(判定)在发送侧例如根据IEEE 802.15.4所产生的差分解调信号。此外，被导出的序列的特别的特性能够实现检测单元的非常简单和节能的实施，并且由此能够实现发送/接收装置的非常简单和节能的实施。

当(如在工业监视和控制中、在传感器网络中、在自动化中或者在计算机外围设备领域中的应用情况下)极低的能量需求和非常简单的可实现性绝对必要时，这尤其有利。虽然本发明并不局限于IEEE标准802.15.4，然而在针对这种标准的发送/接收装置的情况下以其作为示例。

本发明的检测单元的效率非常高。根据申请人所进行的仿真，在检测时，在如信道失真和噪声的干扰影响情况下，误码率(符号误码率、比特误码率、帧误码率等等)仍非常低。

本发明的有利的构型和改进方案可以由从属权利要求以及参照附图的描述中得到。

在一种有利的构型中，序列提供单元具有恰好一个存储装置，其构造用于存储恰好一个(即仅仅一个)被导出的序列。其大小被这样确定的存储装置可以有利地非常简单地实施并且节能地工作。

优选的是，存储装置在此被实施为反馈式移位寄存器。由串联的寄存器单元构成的移位寄存器的非常简单的结构能够实现具有极低的能量需求的序列提供单元的非常有效并且简单的实施。这样，例如既不需要计算存储器地址，也不需要对移位寄存器的复杂的控制逻辑。

优选的是，在此，序列提供单元在移位寄存器的相应的(多个)寄存器单元的输出端提供第三组的被导出的序列。为此，设置了用于以码片时钟对反馈式移位寄存器提供时钟的装置。通过这种方式，可以非常简单地带有或者不带时间上的相互之间的偏差地提供第三组的全部的被导出的序列。

在另一种有利的构型中，序列提供单元具有计数单元和与该计数单元相连接的乘法器，其中在乘法器的输入端上可以施加固定的值，并且序列提供单元被构建用于在乘法器的输出端提供第三组的被导出的序列。由逻辑元件构成的这种结构同样能够实现具有极低的能量需求的序列提供单元的非常有效的和简单的实施。

在另一种构型中，第三组的至少两个被导出的序列的数目n相应于第一组中的第一PN序列的数目，并且该数目又相应于第二组中的第二PN序列的数目。由此，第三组的被导出的序列的数目仅仅是全部的在发送侧可以使用的PN序列的数目的一半。这有利地能够实现特别是相关单元(但也包括序列提供单元和分析单元)的更简单的实施。

优选的是，相关单元包含n个乘法器单元以及n个连接在后面的积分单元，其中各与序列提供单元和差分解调器(或者均衡器)相连的乘法器单元计算n个乘积信号，其方式是，被解调的(以及必要时被均衡的)信号的(单个地被延迟的或者未被延迟的、并且以码片时钟存在的)信号值与第三组的各个被导出的序列的(必要时也是较高阶的(hoeherstufigen)[超过两阶的])码片值相乘，并且接着每个积分单元每个符号周期提供一个相关结果，其方式是，将相应的乘积信号的多个信号值相加。相关单元的这种实施是非常简单的，需要非常少的工作能量并且能够实现在检测误码率中的高效率。

如果第三组的被导出的序列具有二阶的(zweistufige)码片值(例如+/-1)，则乘法器单元可以有利地实现为极其简单地构建的、用于代数符号取反的装置。

优选的是，每个被导出的序列的码片值在相关计算中都未被考虑。通过这种方式，虽然有差分解调，仍然可以有利地对两个彼此相继的数据符号相互独立地进行判定。

根据另一构型，分析单元在每个符号周期并行地分析n个相关结果，其方式是，分析单元基本上同时地、即在一个码片周期中或者在每个符号的几个码片周期中对相关结果进行分析。通过这种方式，相关结果的分析结果尽早地完全可用，使得可以有利地、相应地尽早进行关于最可能被发送的数据符号值的判定。

优选的是，分析单元包含并行的最大值确定单元和连接在后面的分配单元，其中与相关单元的积分单元相连接的、并行的最大值确定单元每个符号周期基本上同时地、即在一个码片周期中或者在每个符号周期的几个码片周期中，将n个相关结果按照模地(betragsmaessig)相互比较，并且作为结果求得模最大的相关结果的带代数符号的值以及具有在0至n-1之间的值的序列下标，该下标说明第三组的n个被导出的序列中的哪个要被分配给该带代数符号的值，并且其中分配单元由序列下标以及模最大的相关结果的带代数符号的值的代数符号来确定数据符号的值。通过这种方式，可以简单并且有效地实施用于尽早地提供关于数据符号值的判定的分析单元。

根据一种优选的构型(其中第三组包含至少四个被导出的序列)，相关单元具有延迟环节，这些延迟环节这样地设置，使得每个符号周期在相同的码片周期中提供n个相关结果中的两个第一相关结果，并且在随后的码片周期中提供n个相关结果中的n-2个第二相关结果。分析单元在此串行地对每个符号周期的n个相关结果进行分析，其方式是在第一码片周期中分析第一相关结果，并且在随后的一些码片周期中各分析第二相关结果中的一个。通过分别在彼此相继的码片周期中串行地提供和分析这些相关结果，可以较简单地构造分析单元。此外，工作能量在时间上较为均匀地被消耗，或者与并行的实施相比出现的峰值电流较少。无论是在干扰辐射方面还是在电池寿命方面，这都是有利的。

优选的是，延迟环节在此在信号路径中设置在乘法器单元之前，因为通过这种方式以尽可能小的(硬件)开销实现相关结果的延迟。

优选的是，分析单元包含串行的最大值确定单元以及连接在后面的分配单元。在此，串行的最大值确定单元在第一码片周期中将这些第一相关结果按照模地相互比较，并且求得具有最大模的那个第一相关结果的、带代数符号的值作为结果，并且求得序列下标，该序列下标说明第三组的哪个被导出的序列要被分配给该带代数符号的值。在随后的一些码片周期中，串行的最大值确定单元各将第二相关结果的一个与在对应的前一的码片周期中求得的结果按照模地比较，并且作为结果求得具有较大的模的那个带代数符号的值，以及求得序列下标，该序列下标说明哪个被导出的序列要被分配给该带代数符号的值。该步骤被多次实施，直到全部的第二相关结果都被考虑，并且这样求得模最大的相关结果的带代数符号的值以及说明n个被导出的序列中的哪个要被分配给该带代数符号的值的序列下标(具有在0到n-1之间的值)。最后，分配单元由该序列下标和该模最大的相关结果的带代数符号的值的代数符号来确定数据符号的值。该分析单元有利地非常简单地被构造，在工作中要求极少的能量，并且特色在于检测误码率中的高效率。

优选的是，该串行的最大值确定单元包括第一乘法器，第二乘法器以及逻辑单元。第一乘法器在此具有一个第一输入端，该第一输入端与相关单元的第一积分单元相连接；还具有一个第二输入端，该第二输入端与逻辑单元的第一输出端相连接。第二乘法器具有n-1个输入端，它们与n-1个余下的(“第二”)积分单元相连接。逻辑单元具有两个输入端，它们与两个乘法器的两个输出端相连接，还具有两个输出端。第一乘法器被这样地控制，使得其在第一码片周期中将位于其第一输入端的第一相关结果以及在随后的码片周期中将位于其第二输入端的值传送给其输出端，而第二乘法器被这样地控制，使得其在第一码片周期中将位于其输入端的第一相关结果以及在随后的一些码片周期中各将位于其另外的输入端的第二相关结果中的一个传送给其输出端。逻辑单元分别将由两个乘法器传送的两个值按照模地进行比较，并且求得按照模较大的值的带代数符号的值以及要分配给该带代数符号的值的被导出序列的序列下标。该逻辑单元在第一输出端提供该带代数符号的值并且在第二输出端提供该序列下标。该串行的最大值确定单元有利地非常简单地被构造。此外，工作能量在时间上较为均匀地被消耗，或者与并行的实施相比出现的峰值电流较少。无论是在干扰辐射方面还是在电池寿命方面，这都是有利的。

优选的是，如果模最大的相关结果的带代数符号的值是正的，则分配单元确定数据符号之一的这样的值：第一组的、具有该序列下标(值)的被导出序列被分配给的那个第一PN序列被分配给该值；否则分配单元确定数据符号之一的这样的值：第二组的、相对于具有该序列下标(值)的被导出序列取反的序列被分配给的那个第二PN序列被分配给该值。这种分配单元有利地非常简单地被构造，并且在工作中要求极少的能量。

在另一种构型中，带有第一正下标的(即除了第一码片外的所有码片)、被导出的码片(即被导出的序列的码片)各具有一个值，该值可以由带有该第一正下标的PN码片(即被导出的序列被分配给的那个第一PN序列的码片)与按照下标(并且由此在时间上)相应的在前面的PN码片的XOR运算导出。优选的是，按照下标(并且在时间上)第一个被导出的码片(具有下标零)具有一个这样的值，该值可以由按照下标第一个PN码片(具有下标零)与按照下标最后的PN码片的XOR运算导出。通过使用这样被导出的序列，可以非常简单并且节能地实现序列提供单元、相关单元和分析单元。

下面借助在附图的示意图中说明的实施例来进一步阐述本发明。其中：

图1示出了具有本发明的发送/接收装置(TRX)的、根据IEEE标准802.15.4的“无线个人域网”(WPAN)；

图2示出了具有本发明的检测单元28的非相干接收单元；

图3示出了本发明的检测单元的第一实施例；

图4示出了本发明的检测单元的优选的第二实施例；并且

图5示出了序列提供单元的优选的实现形式。

在附图中，只要没有不同说明，相同的和功能相同的元件和信号设置有相同的参考标号。

图1示出了根据IEEE标准802.15.4的“无线个人域网”(WPAN)10的例子。它包括三个固定或移动设备形式的发送/接收装置(收发机，TRX)11-13，这些装置借助无线电信号无线地交换信息。发送/接收装置11是所谓的全功能设备，该全功能设备具有WPAN协调器的功能，而发送/接收装置12、13是所谓的部分功能设备(Teilfunktionsgeraete)，它们被分配给全功能设备11，并且只能与全功能设备交换数据。除了在图1中所示的星型网络拓扑(其中双向的数据传输只能分别在部分功能设备12、13之一和全功能设备11之间进行，而不能在部分功能设备12、13之间进行)，该标准还规定了所谓的“对等”拓扑，其中全部的全功能设备(其中之一承担WPAN协调器的角色)都可以分别与所有其他的全功能设备通信。

发送/接收装置11-13分别包括天线14，与天线相连接的发送单元(发射机，TX)15，与天线相连接的接收单元(接收机，RX)16以及与发射单元和接收单元相连接的、用于控制发送和接收单元15、16的控制单元(control unit，CTRL)17。此外，发送/接收装置11-13还分别包含一个在图1中未被示出的、电池等形式的能量供给单元，用于单元15-17以及可能另外的部件如传感器、接口等等的能量供给。

下面的出发点是，数据传输在2.4GHz附近的ISM频带(工业，科研，医疗)中进行。每个发送/接收装置的发送单元15将各个待发送的数据流根据IEEE标准802.15.4转化为要通过其天线14发射的无线电信号，其方式是将各要发送的数据流(如在说明书开头部分所示出的)首先转化为四比特宽的符号d0，d1，d2，...，并且将这些符号转化为彼此相继的PN序列(例如P5，P4，P7，如果d0＝5，d1＝4，d2＝7)。这些彼此相继的PN序列接着借助半正弦脉冲成形被偏移QPSK调制(四相相移键控)。

相应地，每个发送/接收装置的接收单元16将由其天线14接收的(并且由另一发送/接收装置的发送单元根据IEEE标准802.15.4生成的)无线电信号尽可能无误地转化为被发送的数据，其方式是，无线电信号此外被解调并且数据接着被检测(判定)。

在此，发送/接收装置的发送单元15和接收单元16是(在图1中未被示出的)集成电路(IC)、例如ASIC(专用集成电路)的一部分，而控制单元17通过(同样未被示出的)微控制器实现。有利的是，发送/接收装置也可以只具有一个(例如实施为ASIC的)IC，它承担发送单元15、接收单元16和控制单元17的功能。

图2示出了非相干接收单元(RX)16的框图，以下的串联连接的功能块包括：内部接收机(iREC)21，差分解调器(DEMOD)22和本发明的检测单元28，该检测单元28具有相关单元(COR)23和连接在后面的分析单元(EVAL)24以及与相关单元23相连接的序列提供单元(SEQ)25。此外，该接收单元16还可选地具有在解调器22和检测单元28之间的均衡器(EQ)26。

与发送/接收装置的天线14相连接的内部接收机21将所接收的无线电信号r转换为一个复数基带信号b(包络)，该复数基带信号具有以PN序列的在发送侧所使用的PN码片的时钟(即以码片时钟fC＝2Mchip/s＝1/TC＝1/500ns)的复数值采样值。在此，每个复数采样值都包括实部(同相分量I)和虚部(正交分量Q)。复数值的信号例如基带信号b，在附图中通过带双线的箭头示出。

内部接收机21此外还具有同步单元，该同步单元执行符号和码片时钟同步。

基带信号b接着通过差分解调器22被转化为被解调的信号，该被解调的信号具有以码片时钟fC的实数值信号值。有利的是，差分解调器22生成被解调的信号，其信号值替代所谓的硬比特(Hardbit)(即二阶的、二进制的值)具有所谓的软信息值(较高阶的、例如4比特宽的信号值)。

被解调的信号接着可选地被均衡。为此所设置的均衡器26优选每个符号周期TS＝1/fS＝16μs＝32*TC地确定被解调的信号s的一个平均值，并且接着通过减去该平均值来使得该信号没有直流成分。替代地或者附加地，均衡器26可以具有滤波器，例如高通滤波器。下面将用s来表示该被差分解调的(并且必要时被均衡的)信号。

接着，在被差分解调的(并且必要时被均衡的)信号s中所包含的数据符号d0，d1，d2，...通过本发明的检测单元28被检测，即被判定。为此以码片时钟fC存在的信号s(带有例如4比特宽的信号值)首先在相关单元(COR)23中与所谓的、被导出的序列F0，F1，...，F7相关，这些被导出的序列通过序列提供单元25来提供。这得到了相关结果rsF0，rsF1，...，rsF7，这些相关结果表示了对于信号s与相应的被导出的序列F0，F1，...以及F7的一致性的程度。以符号时钟fS＝fC/32＝62.5ksymbol/s(对应于符号周期TS)产生这些相关结果。在分析单元(EVAL)24中，这些相关结果rsF0，rsF1，...，rsF7最后被分析并且数据符号d0，d1，d2，...被检测(判定)。

通过在下面详细描述的、本发明的检测单元28，图1中的发送/接收装置11-13的特色在于非常简单的可实现性、非常小的能量需求以及高效率(取决于干扰影响、如噪声和/或信道失真的比特误码率等等)。

下面描述根据图2的由序列提供单元25所提供的被导出的序列F0，F1，...，F7如何实现。下面的表示出了根据IEEE 802.15.4的在发送侧要使用的PN序列P0，P1，...以及根据本发明的被分配给PN序列的被导出的序列F0，F1，...。

至于谈到在发送侧要使用的PN序列P0，P1，P2，...，则首先要确定，规定了带有一共16个PN序列P0，P1，...，P15的序列库。在此，每个PN序列包括32个所谓的码片，这些码片分别可以取逻辑零(0)或者一(1)的值。如可以从表中看到的那样，例如PN序列P5的第一的十个码片取值0011010100。

对于例如PN序列P5的码片，为了简化描述而引入参数P5c0(P5的第一个码片(c0))，P5c1(第二个码片(c1))，...，P5c30，P5c31(最后的码片(c31))。类似地，也适于其他PN序列，这样Picj表示具有下标i的PN序列(Pi)的具有下标j的码片(即第(j+1)个码片)，其中i＝0，1，...，15并且i＝0，1，...，31。此外，为了更好地将PN序列的码片与被导出的序列的码片区分开，将前者称为PN码片。

如果将序列库的共计16个PN序列P0，P1，...，P15划分为八个“第一”PN序列P0，P1，...，P7的第一组PG1和八个“第二”PN序列P8，P9，...，P15的第二组PG2，则由该表此外还可以看到，第一PN序列P0，P1，...，P7只是通过其码片值的循环推移而彼此区别。这样，在循环的扩展的情况下可以看出：例如在PN序列P0的开始出现的比特模式(Bitmuster){110110}在序列P1中从PN码片P1c4开始，在PN序列P2中从P2c8开始，在P3中从P3c12开始，在P4中从P4c16开始，...，并且最后在P7中从P7c28开始。第二PN序列P8，P9，...，P15也仅仅通过其码片值的循环推移而彼此区别。

Pi：PN-序列i(发送侧)    (Pic0 Pic1 Pic2 Pic3...Pic30 Pic31)Fi：由Pi导出的序列      (Fic0 Fic1 Fic2 Fic3...Fic30 Fic31)
																																P0：1F0：+	1+	0+	1-	1-	0-	0-	1-	1-	1+	0+	0+	0+	0+	1+	1+	0+	1-	0+	1-	0+	0+	1+	0-	0-	0+	1+	0-	1+	1+	1-	0-
P1：1F1：+	1+	1-	0-	1+	1+	0+	1-	1-	0-	0-	1-	1-	1+	0+	0+	0-	0+	1+	1+	0+	1-	0+	1-	0+	0+	1+	0-	0-	0+	1+	0-
																																P2：0F2：-	0+	1+	0-	1+	1+	1-	0-	1+	1+	0+	1-	1-	0-	0-	1-	1-	1+	0+	0+	0-	0+	1+	1+	0+	1-	0+	1-	0+	0+	1+	0-
P3：0F3：+	0+	1+	0-	0-	0+	1+	0-	1+	1+	1-	0-	1+	1+	0+	1-	1-	0-	0-	1-	1-	1+	0+	0+	0-	0+	1+	1+	0+	1-	0+	1-
																																P4：0F4：+	1-	0+	1-	0+	0+	1+	0-	0-	0+	1+	0-	1+	1+	1-	0-	1+	1+	0+	1-	1-	0-	0-	1-	1-	1+	0+	0+	0-	0+	1+	1+
P5：0F5：-	0+	1+	1+	0+	1-	0+	1-	0+	0+	1+	0-	0-	0+	1+	0-	1+	1	1-	0-	1+	1+	0+	1-	1-	0-	0-	1-	1-	1+	0+	0+
																																P6：1F6：-	1+	0+	0+	0-	0+	1+	1+	0+	1-	0+	1-	0+	0+	1+	0-	0-	0+	1+	0-	1+	1+	1-	0-	1+	1+	0+	1-	1-	0-	0-	1-
P7：1F7：-	0-	0-	1-	1-	1+	0+	0+	0-	0+	1+	1+	0+	1-	0+	1-	0+	0+	1+	0-	0-	0+	1+	0-	1+	1+	1-	0-	1+	1+	0+	1-
																																P8：1F8：-	0-	0-	0+	1+	1+	0+	0+	1+	0-	0-	1-	0+	1-	1-	0-	0-	0+	0-	0+	0-	1-	1-	1+	0+	1-	1-	1+	1-	0-	1+	1+
P9：1F9：-	0-	1+	1+	1-	0-	0-	0+	1+	1+	0+	0+	1+	0-	0-	1-	0+	1-	1-	0-	0-	0+	0-	0+	0-	1-	1-	1+	0+	1-	1-	1+
																																P10：0F10：+	1-	1-	1+	1-	0-	1+	1+	1-	0-	0-	0+	1+	1+	0+	0+	1+	0-	0-	1-	0+	1-	1-	0-	0-	0+	0-	0+	0-	1-	1-	1+
P11：0F11：-	1-	1-	1+	0+	1-	1-	1+	1-	0-	1+	1+	1-	0-	0-	0+	1+	1+	0+	0+	1+	0-	0-	1-	0+	1-	1-	0-	0-	0+	0-	0+
																																P12：0F12：-	0+	0-	0+	0-	1-	1-	1+	0+	1-	1-	1+	1-	0-	1+	1+	1-	0-	0-	0+	1+	1+	0+	0+	1+	0-	0-	1-	0+	1-	1-	0-
P13：0F13：+	1-	1-	0-	0-	0+	0-	0+	0-	1-	1-	1+	0+	1-	1-	1+	1-	0-	1+	1+	1-	0-	0-	0+	1+	1+	0+	0+	1+	0-	0-	1-
																																P14：1F14：+	0-	0-	1-	0+	1-	1-	0-	0-	0+	0-	0+	0-	1-	1-	1+	0+	1-	1-	1+	1-	0-	1+	1+	1-	0-	0-	0+	1+	1+	0+	0+
P15：1F15：+	1+	0+	0+	1+	0-	0-	1-	0+	1-	1-	0-	0-	0+	0-	0+	0-	1-	1-	1+	0+	1-	1-	1+	1-	0-	1+	1+	1-	0-	0-	0+

此外可以看出的是，对于第一组PG1的每个第一PN序列存在第二组PG2的一个第二PN序列，该第二PN序列仅仅在每个第二码片值上与第一组PG1的该第一PN序列相区别——确切地说，通过每个第二码片值的取反相区别。如果例如将表中的PG1中的PN序列P0和PG2中的P8比较，则可确定：那些带有偶数下标的PN码片分别具有相同的值(P0c0＝P8c0＝1；P0c2＝P8c2＝0；P0c4＝P8c4＝1；等等)，而带有奇数下标的PN码片取不同的(彼此反转的)值(P0c1＝1，P8c1＝0，P0c3＝1，P8c3＝0；P0c5＝0，P8c5＝1，等等)。

根据本发明，每个PN序列被分配有不同的、与差分解调匹配的被导出的序列，PN序列P0例如被分配有在表中被记录在P0下面的被导出序列F0，PN序列P1被分配有被导出的序列F1，等等。被导出的序列的码片(在此称为被导出的码片)可以取对极(antipodalen)的值+1和-1，其中出于清楚的原因，在表中仅仅记录了这些值的代数符号。类似于PN码片的上面所引入的说明，具有下标i的被导出的序列的、具有下标j的被导出的码片在下面用Ficj表示，其中i＝0，1，...，15，并且j＝0，1，...，31。

被导出的码片的值如下从PN码片的值中得出。为了例如形成被导出的码片F0c2的值(该值根据表为+1)，可以将在表中记录在其紧上方的PN码片的值P0c2＝0与记录在P0c2左边(即时间上在前)的PN码片的值P0c1＝1进行逻辑异或运算。在这种情况中，逻辑异或运算得到逻辑1的值，给该值分配在表中对于F0c2所记录的对极的值+1。相应地，从P0c4 XOR P0c3＝1 XOR 1＝0得到F0c4的值，使得在表中对于F0c4记录的值为-1，因为给逻辑零分配对极的值-1。该推导规则适用于所有具有正偶数下标的被导出的码片。这样，Ficj表示具有下标i的被导出的序列的具有下标j的被导出的码片，并且Picj和Picn表示具有下标i的PN序列的具有下标j或者n的PN码片，这样对于正偶数下标j，被导出的码片Ficj对于i＝0，1，...，15得到

Ficj＝2*(Picj XOR Picn)-1，其中n＝j-1(j＝2，4，6，...，30)  (1)

其中异或运算的结果与因子2相乘并且紧接着减去1反映出，为逻辑值0或1应该分配对极的值-1或者+1。

对于形成具有下标j＝0的被导出的码片Ficj，不是使用(不存在的)时间上在前的、具有下标n＝j-1＝-1的PN码片Picn，而是使用最后的、具有n＝31的PN码片Picn，即

Ficj＝2*(Picj XOR Picn)-1，其中j＝0且n＝31(i＝0，1，...，15)  (2)

与等式(1)类似的推导规则适用于具有奇数下标j的被导出的码片Ficj。在这种情况中，异或运算的结果在分配之前被取反为对极的值：

Ficj＝2*INV{Picj XOR Picn}-1，其中n＝j-1(j＝1，3，50...，31)  (3)

其中INV{}表示逻辑取反，并且又有i＝0，1，...，15。

替代将逻辑值取反连同接着将逻辑0分配给对极的值-1以及将逻辑1分配给对极的值+1，自然也可以使用另外的分配方式，即将逻辑0分配给对极的值+1以及将逻辑1分配给对极的值-1，并且由此取消逻辑取反。作为公式则得到

Ficj＝1-2*(Picj XOR Picn)，其中n＝j-1(j＝1，3，5...，31)  (3’)

使用(具有要形成的被导出的码片的下标的)各个“当前”PN码片和各个在前的PN码片，与在说明书开头所阐述的、在偏移QPSK调制(四相相移键控)的框架中在发送侧将具有偶数(奇数)下标的PN码片划分到同相(I)载波(正交相(Q)载波)是相关联的。PN码片的其他的发送侧I/Q划分要求相应匹配地构建被导出的码片。

如果将总共16个被导出的序列F0，F1，...，F15划分为八个被导出的序列F0，F1，...，F7的一个第三组FG1和八个被导出的序列F8，F9，...，F15的一个第四组FG2，则由表可以看出，第三组FG1的被导出的序列F0，F1，...，F7仅仅通过其码片值的循环推移来彼此区别。这样，例如在被导出的序列F0的开头所出现的位模式{+++---}在被导出的序列F1中从被导出的码片F1c4开始出现，在被导出的序列F2中从F2c8开始，在F3中从F3c12开始，在F4中从F4c16开始，...，并且(在循环的扩展的情况下)最后在F7中从F7c28开始出现。第四组FG2的被导出的序列F8，F9，...，F15彼此不同之处也仅在于其码片值的循环推移。

此外可以确定的是，对于第三组FG1的每个被导出的序列，存在第四组FG2的被导出的序列，该序列仅仅通过其所有码片值的取反来区别。如果将例如在表中来自FG1的被导出的序列F0与来自FG2的F8进行比较，则可以确定，全部的码片值被取反。因为这对于序列对F1/F9，F2/F10等也适用，所以可以确定，第三组FG1的所有被导出的序列以被取反的形式被包含在第四组FG2中：

Ficj＝(-1)*Fncj，其中i＝0，1，...，7，n＝i+8及j＝0，1，...，31  (4)

与PN序列不同，在其中相应的序列对(P0/P8，P1/P9等等)通过每第二个PN码片的取反而彼此区别，被导出的序列的相应对F0/F8，F1/F9等等通过其所有码片值的取反来彼此区别。

被导出的序列的在前面的段落中所提及的特征能够非常简单地实现相关单元23、分析单元24以及序列提供单元25，并且由此实现图2中的检测单元28。

图3示出了本发明的检测单元的第一实施例的框图，其中相关结果并行地、即基本上同时地被提供并且分析。检测单元30具有与差分解调器22或者图2中的均衡器26连接的相关单元(COR)31以及连接在后面的分析单元(EVAL)32和与相关单元31相连接的序列提供单元(SEQ)33。

序列提供单元33具有与相关单元31相连接的存储装置34，其大小被这样确定，使得恰好可以存储一个被导出的序列。在参照上面的表所阐述的被导出的序列F0，F1，F2，...的情况中，存储装置34适于存储32个码片值。在二价的(zweiwertigen)码片的情况下，这意味着仅需要32比特的存储位置。

优选的是，该存储装置被实施为具有共计32个寄存器单元34-0，34-1，...，34-31的反馈式移位寄存器34，用于储存被导出的序列的每个码片值。在图3中示例性地示出了移位寄存器34的一个状态，其中寄存器单元34-0，34-1，...，34-31从左向右具有被导出的序列F0的上表中的码片值“+++----...”(其中码片值“+1”作为二进制1存储，并且码片值“-1”作为二进制零存储)。若移位寄存器的寄存器单元现在以码片时钟fC＝2MHz来被提供时钟(未在图3中示出)，则寄存器单元的被储存的内容每个码片周期TC＝1/fC＝500ns向左移动一个寄存器单元，这样，在第一寄存器单元34-0的输出端上，在随后的32个码片周期中(即在随后的符号周期TS＝32*TC中)提供被导出的序列F0。由于在移位寄存器中的反馈，内容的移位循环地进行，因此被导出的序列F0在持续时钟的情况下紧接着地进行被重复(周期性地继续)。

如上面参照表所阐述的那样，第三组FG1的另外的被导出的序列F1，F2，...，F7仅仅通过循环的推移与该被导出的序列F0相区别。因此，被导出的序列F1，F2，...，F7可以或者同样在第一寄存器单元34-0的输出端上(自然在时间上比F0较迟地开始)或者在另外的寄存器单元的输出端上(具有或没有相对于F0的时间偏移地)被提取。

在图3中示出了，当第三组FG1的另外的被导出的序列F1，F2，...，F7应该同时地、即在与被导出的序列F0相同的时间间隔中被提供时，在哪些寄存器单元上提取它们。根据前面阐述的表，被导出的序列F7例如以具有五次的值-1的比特模式开始。可以看出：该比特模式在被导出的序列F0中以第五个码片开始、即以码片F0c4开始。由于这个原因，当F7在第五个寄存器单元34-4的输出端并且F0——如已经阐述的那样——在第一个寄存器单元34-0的输出端上被提取时，图3中的反馈式移位寄存器34则准确同时地提供被导出的序列F0和F7。类似的考虑表明，如在图3中所示，第三组FG1的另外的被导出的序列F1，F2，...，F6在寄存器单元34-28，34-24，34-20，34-16，34-12或34-8的输出端被同时提供。为了同时提供八个被导出的序列F0，F1，...，F7，因此根据图3设置了提供单元33的八个输出端，它们与寄存器单元34-0，34-28，34-24，34-20，34-16，34-12，34-8或34-4的输出端相连接。

通过这种方式可能的是，借助只具有32个寄存器单元的、例如以被导出的序列F0的码片值来初始化的反馈式移位寄存器34来实现一种极简单并且节能的序列提供单元33，该序列提供单元33适合于同时(即没有时间偏移地)提供第三组FG1的所有的八个被导出的序列F0，F1，...，F7。根据本发明，第四组FG2的八个被导出的序列F8，F9，...，F15没有被提供。这显著地简化了相关单元31和分析单元32的实现，如在下面详细描述的那样。

相关单元31具有八个乘法单元35-0，35-1，...，35-7，其各具有两个输入端和同样的八个、分别连接在乘法单元之后的积分单元36-0，36-1，...，36-7。

乘法单元35-0，35-1，...，35-7的第一输入端分别被输送相同的信号，即(必要时被均衡的)被解调的信号s(参见图2)：s0＝s1＝s2＝...＝s7＝s。乘法单元35-0，35-1，...，35-7的第二输入端与反馈式移位寄存器34的寄存器单元34-0，34-28，34-24，34-20，34-16，34-12，34-8或34-4的输出端相连接，使得它们同时(并行地)被输送给第三组FG1的被导出的序列F0，F1，...或F7。

以下阐述相关单元的第i个支路的工作原理，其中i＝0，1，...，7。乘法单元35-i将(必要时被均衡的)被解调的信号s的、以码片时钟fC存在的值与被导出序列Fi的码片值相乘，这样计算出乘积信号ti，该乘积信号又具有以码片时钟fC＝1/TC的值。每个符号周期TS＝32*TC这样生成乘积信号ti的32个信号值。连接在后面的积分单元36-i每个符号周期31将相应的乘积信号ti的这32个信号值中的31个相加，并且这样每个符号周期提供一个相关结果rsFi。

在31个信号值相加时，ti的各第一个信号值并且由此相应的被导出的序列Fi的第一个码片值Fic0，在每个符号周期中持续未被考虑。在每个符号周期的该时间上的第一个码片周期中，积分单元36-i被复位，由此随后的积分以零值开始。

由于差分解调，当前的数据符号的检测需要对于前面的数据符号的认识。如果现在——如上面描述的那样——将相关结果在所有支路中都这样计算：即不考虑被导出的序列的第一码片值F0c0，F1c0，...，则可以有利地不依赖于前面的符号地判定(检测)每个数据符号，而检测的效率没有明显的损失，这进一步降低了检测单元的实现开销。

如可以从上面的描述中得到的一样，信号处理在相关单元31的各个的支路中没有时间偏移地进行：被导出的序列的所有第j个码片在相同的码片周期中与信号值s相乘。在积分之后，因此也同时(即并行地)准备好相关结果。

根据上述的表，被导出的序列可以取对极的值(+1和-1)。(必要时被均衡的)被解调的信号s与被导出的序列的对极的码片值相乘，在该情况下引起了被解调的信号s的值的代数符号取反(Vorzeichenumkehr)。因此，乘法单元35-0，35-1，...，35-7有利地被实现为代数符号取反器。

分析单元32具有与积分单元36-0，36-1，...，36-7相连接的并行的最大值确定单元(MAX)37以及连接在后面的分配单元(MAP)38。

并行的最大值确定单元37每个符号周期并行地(即基本上同时地，例如在相同的码片周期中)将八个相关结果rsF0，rsF1，...，rsF7按照模地相互比较并且求得模最大的相关结果rsFmax的(带有代数符号的)值以及具有在0到7之间的整数值的序列下标k，该下标说明，第三组FG1的被导出的序列F0，F1，...，F7的哪个被分配给该带有代数符号的值。若例如相关结果rsF5具有在所有八个相关结果中的最大模，则并行的最大值确定单元37求得带有代数符号的值rsFmax＝rsF5以及序列下标k＝5，其指明被导出的序列F5。

分配单元38承担实际的计算，即在相关单元中仅仅与第三组FG1的八个被导出的序列F0，F1，...，F7、而并不与第四组FG2的八个被导出的序列F8，F9，...，F15相关。由于被导出的序列的上面所描述的特征，根据该特征，对于第三组FG1的每个被导出的序列F0，F1，...，F7存在第四组FG2的一个被导出的序列F8，F9，...，F15，其仅仅通过其所有码片值的取反相区别，所以例如对于F13的相关结果仅仅在代数符号上与对于F5的相关结果相区别。由于该原因，分配单元38分析rsFmax的代数符号。

分配单元38由序列下标k和rsFmax的代数符号确定被发送的数据符号d0，d1，...的值。若带有代数符号的值rsFmax为正，则确定第一组PG1的这样的第一PN序列P0，P1，...，P7所被分配给的那个数据符号值：具有序列下标k的被导出的序列、即Fk被分配给所述第一PN序列。若例如第一序列P5被分配给数据符号值d＝5，并且如上面参照表所阐述的那样，被导出的序列F5又被分配给该第一序列P5，如果rsFmax＝rsF5＞0，则在上面的例子中分配单元38确定数据符号值为d＝k＝5。

而如果带有代数符号的值rsFmax是负的，则分配单元38确定第二组PG2的这样的第二PN序列P8，P9，...，P15所被分配给的那个数据符号值：与具有序列下标k的被导出的序列(Fk)相反的序列被分配给这个第二PN序列。如果例如第二PN序列P13被分配给数据符号值d＝13，并且如上面参照表所阐述的那样，被导出的序列F13＝-F5又被分配给该第二PN序列P13，如果rsFmax＝rsF5≤0，则在上面的例子中分配单元38确定数据符号值为d＝k+8＝13。

本发明的检测单元的参照图3所描述的实施例只需要32比特的最小存储器，只需要8个而不是16个乘法单元，这些乘法单元优选实施为代数符号取反器，只需要8个而不是16个积分单元，一个并行的最大值确定单元和一个简单的分配单元。该检测单元因此可以简单地实现并且特色在于极低的能量需求。进一步的简化在下面参照图4来描述。

图4示出了本发明的检测单元的优选的第二实施例的框图，其中几乎所有的相关结果串行地、即时间上依次地被提供和分析。检测单元40具有与差分解调器22或者图2中的均衡器26连接的相关单元(COR)41以及连接在后面的分析单元(EVAL)42和与相关单元41相连接的序列提供单元(SEQ)43。

相关单元41每个符号周期提供在相同码片周期中的两个第一支路的相关结果rsF0、rsF1，而其余的相关结果rsF2，...，rsF7分别在随后的码片周期中被提供。通过这种方式，在分析单元42中可能以花费较低的方式确定rsFmax。

序列提供单元43基本上相应于参照图3描述的序列提供单元33。就此而言，参考上面的描述。然而，序列提供单元43比被导出的序列F0和F1迟一个码片周期地开始提供被导出的序列F2，其方式是F2在寄存器单元34-23(图4)而不是34-24(图3)的输出端、即迟一个码片周期地被提取。被导出的序列F3在F2之后一个码片周期或者在F0/F1之后两个码片周期地被提供，因此它在寄存器单元34-18(图4)而不是34-20(图3)的输出端被提取。对于另外的被导出的序列F4，...，F7，类似地得到寄存器单元34-13，34-8，34-3或34-30的输出端。根据图4，因此设置了提供单元43的八个输出端，这些输出端与寄存器单元34-0，34-28，34-23，34-18，34-13，34-8，34-3或34-30的输出端相连接，以便同时地提供被导出的序列F0和F1以及各错开一个码片周期地提供被导出的序列F2，F3，...，F7。

由于几乎相同的构造，序列提供单元43同样可以如参照图3所描述的序列提供单元33那样简单并且节能地被实现。就此而言，参考前面的描述。

相关单元41也基本上相应于参照图3所描述的相关单元31。就此而言，参考前面的描述。然而，相关单元41还附加地具有六个延迟环节44-2，44-3，...，44-7。延迟环节在此串行地设置为所谓的“抽头延迟线(tapped delay line)”，(必要时被均衡的)被解调信号s被输送给该“抽头延迟线”。每个延迟环节在此将位于其输入端的信号的信号值延迟一个码片周期TC地提供在其输出端上，使得在第一延迟环节44-2的输出端上存在被延迟一个码片周期TC的被解调信号s2，在第二延迟环节44-3的输出端上存在被延迟两个码片周期的被解调信号s3，...，并且最后在第六延迟环节44-7的输出端上存在被延迟六个码片周期的被解调信号s7。

两个第一支路(下标0，1)的两个乘法单元35-0和35-1的第一输入端被直接输送未被延迟的被解调信号s0＝s或者s1＝s，而其余的乘法单元35-2，35-3，...，35-7的第一输入端分别与相同地被列入的延迟环节44-2，44-3，...，或44-7的输出端相连接，并且这样被施加以延迟一个、两个、...或六个码片周期的被解调信号s2，s3，...，或s7。乘法单元35-0，35-1，...，35-7的两个输入端与反馈式移位寄存器34的寄存器单元34-0，34-28，34-23，34-18，34-13，34-8，34-3或34-30相连接，使得被导出的序列F0和F1同时地被输送给它们，并且被导出的序列F2，F3，...，F7相对于F0/F1延迟一个、两个、...或者六个码片周期地被输送给它们。

这些时间上的延迟类似地作用于相应的乘法单元和积分单元的输出端，使得每个符号周期在相同的码片周期中提供相关结果rsF0和rsF1，而在时间上延迟一个、两个、...、或者六个码片周期地提供相关结果rsF2，rsF3，...，rsF7。

替代延迟环节44-2，44-3，...，44-7的在图4中所示的布置，延迟环节也可以设置在乘法单元和积分单元之间，或者(在信号流方向)设置在积分单元之后。然而，在这些情况中，在具有下标2的支路中需要延迟一个码片周期，在具有下标3的支路中需要延迟两个码片周期，等等。如果延迟环节设置在积分单元之后，则此外具有比被解调的信号s大的比特宽度的那些信号值被延迟。

如参照图3所描述的那样，在图4中所示的乘法单元也有利地被实现为代数符号取反器。在图4中所示的积分单元也同样每个符号周期有利地将相应的乘积信号ti的32个信号值的31个相加。

分析单元42具有与积分单元36-0，36-1，...，36-7相连接的串行的最大值确定单元49以及连接在后面的分配单元(MAP)48。

串行的最大值确定单元49每个符号周期串行地(即在彼此相继的码片周期中)将八个相关结果rsF0，rsF1，...，rsF7按照模地相互进行比较，并且求得模最大的相关结果rsFmax的(带有代数符号的)值以及具有在0到7之间的整数值的序列下标k，该下标说明，第三组FG1的被导出的序列F0，F1，...，F7的哪一个被分配给该带有代数符号的值。

串行的最大值确定单元49具有一个第一乘法器(MUX)45，其第一输入端与积分单元36-0相连接；一个在输入侧与积分单元36-1，...，36-7相连接的第二乘法器(MUX)46以及一个在输入侧与两个乘法器45、46的输出端相连接的、带有两个输出端的逻辑单元(LOG)47，其中逻辑单元47的第一输出端与第一乘法器45的第二输入端相连接。

逻辑单元47被这样构建，使得其对由两个乘法器45、46提供的输入值按照模地进行比较，并且求得按照模较大的输入值的带有代数符号的值并且将其提供在第一输出端上，以及求得要被分配给该带有代数符号的值的被导出序列的序列下标k并且将其提供在第二输出端上。有利的是，逻辑单元47构造为状态机(state machine)。

第一乘法器45例如被控制单元这样地控制，使得它每个符号周期在一个确定的(“第一”)码片周期中将位于其第一输入端的相关结果rsF0和在随后的码片周期中位于其第二输入端的值(该值来自于逻辑单元47的第一输出端)传递(durchleitet)到其输出端。

第二乘法器46例如同样被所提及的控制单元这样控制，使得其在所提及的“第一”码片周期中将位于其第一输入端的相关结果rsF1、在随后的码片周期中将位于其第二输入端的相关结果rsF2等传递到其输出端。

通过这种方式和方法，每个符号周期在所提及的“第一”码片周期中对相关结果rsF0和rsF1按照模地相互比较，并且作为结果求得模较大的相关结果的带有代数符号的值以及序列下标k的值，它说明是否F0(于是：k＝0)或者F1(于是：k＝1)要被分配给该带有代数符号的值。在随后的码片周期中，则将相关结果rsF2与在前面的码片周期中求得的结果进行比较，并且作为新的结果求得具有较大模的那个带有代数符号的值，以及说明是否F0或者F1或者F2要被分配给该带有代数符号的值的序列下标k的值。在随后的码片周期中，则分别将相关结果rsF3，...，rsF7之一与在各在前的码片周期中求得的结果进行比较，并且作为新的结果求得具有较大模的那个带有代数符号的值，以及求得要被分配给该带有代数符号的值的那个被导出序列的序列下标k的值，直到全部的相关结果都被考虑，并且这样求得模最大的相关结果rsFmax的带有代数符号的值以及序列下标k，该序列下标说明，八个被导出序列F0，F1，...，F7中的哪一个被分配给该带有代数符号的值rsFmax。

分配单元48相应于参照图3所描述的分配单元38。就此而言，参考上面的描述。

本发明的检测单元的参照图4所描述的实施例仅仅要求一个32比特的最小存储器、仅仅八个而不是16个优选实施为代数符号取反器的乘法单元、仅仅8个而不是16个积分单元，一个可以极简单地实现的串行最大值确定单元以及一个同样极简单的分配单元。检测单元因此可以极简单地实现，并且特色在于极低的能量需求。

图5示出了序列提供单元的一种替代的实现形式。序列提供单元53一共具有八个乘法器(MUX)52-0，52-1，...，52-7，它们的控制输入端分别与计数单元(CNT)51相连接。在乘法器的输出端提供被导出的序列F0，F1，...，F7，而每个乘法器的32个输入端处于固定的值(例如电源电压和地)，它们代表相应的被导出的序列。类似于图3和4中的移位寄存器34的寄存器单元34-0，...，34-31的“当前”内容，图5中的乘法器52-0，52-1，...，52-7的输入值通过加和减符号来表示。在此，在图5中的乘法器52-0的输入端上的从上向下示出的序列“+++-----...-”相应于图3中的移位寄存器34中在寄存器单元34-0，...，34-31中从左向右记录的序列，并且由此相应于被导出的序列F0。与此类似，在图5中的乘法器52-1的输入端所示出的序列“++--+++-...-”相应于图3中在寄存器单元34-28，...，34-31，34-0，...，34-27所记录的序列，并且由此对应于被导出的序列F1，等等。在图3和4中的寄存器单元中的加和减符号代表当前被存储的值，而在图5中，加符号例如表示至电源电压的连接，减符号表示至地的连接。

计数单元51被构建用于以码片时钟fC从零计数到31，并且随后重新从0开始。因此，该计数单元在其输出端上每个符号周期提供一个连续的码片下标(0...31)。在第一码片周期中(带有下标零)，因此这些乘法器分别将位于其第一(最上面的)输入端的值接通(durchschalten)到其输出端，使得在第一码片周期中同时提供被导出的序列的第一码片值(F0c0，F1c0，...，F7c0)。在随后的码片周期中，这些乘法器分别同步地将位于其第二、第三等输入端上的值接通，直到共计32个码片周期之后全部被导出的序列都并行地被提供。因为被导出的序列彼此没有时间偏移地被提供，所以图5中的序列提供单元53可以直接地代替图3中的序列提供单元33来使用。

通过简单的修改，图5中的序列提供单元53也可以代替图4中的序列提供单元43来使用。为此，仅仅将乘法器52-2，52-3，...，52-7的输入值循环地推移，即所提及的乘法器的输入端被循环推移地布线。乘法器52-2的输入值在此在图5中被向下循环地推移一个输入位置，乘法器52-3的输入值被向下推移两个输入位置等等，并且乘法器52-7的输入值被向下推移六个输入位置。通过这种方式，类似于图4中的序列提供单元43，被导出的序列被串行地提供，即被导出的序列F0和F1在相同的码片周期中被提供，F2迟一个码片周期地开始，F3再迟一个码片周期地开始，等等。替代乘法器52-2，52-3，...，52-7的输入值的优选的循环推移，计数单元51的被输送给这些乘法器的输出值自然也可以相应地被延迟。

上面参照图2至5所描述的本发明的检测单元以及由此具有这种检测单元的发送/接收设备的特色在于，极简单的可实现性、极小的能量需求以及高效率(取决于干扰影响如噪声和/或信道失真的比特误码率等等)。根据申请人的研究，接收单元的数字部分(不带同步单元)需要数量级在几千个等效门(带有两个输入端的与非门)的硬件开销。在数据传输模式中，接收单元的这些数字部分具有量数级为几个毫瓦(mW)的功率需求。

虽然在上面借助实施例对本发明进行了描述，然而本发明并不局限于此，而是可以以多种方式修改。这样，本发明既不局限于WPAN本身，也不局限于根据IEEE 802.15.4的WPAN或者在其中所规定的PN序列(序列的数目和长度，码片的阶数和值等等)、码片/符号/比特的速率和阶数等等。此外，本发明也不局限于在上面的表中所说明的被导出的序列。对于在被导出的码片和PN码片之间的关联，可以给出各种等效逻辑关系。

参考标号表

10              根据IEEE 802.15.4标准的数据传输系统/“无线个人域网”(WPAN)

11-13           发送/接收装置，“收发机”

14              天线

15              发送单元，“发射机”

16              接收单元，“接收机”

17              控制单元

21              内部接收机

22              差分解调器

23              相关单元，解扩器

24              分析单元，检测器

25              序列提供单元

26              均衡器

28、30          检测单元

31              相关单元

32              分析单元，检测器

33              序列提供单元

34              存储装置；移位寄存器

34-0，34-1，... 移位寄存器的寄存器单元0或1...

35-0，35-1，... 乘法单元0或1...

36-0，36-1，... 积分单元0或1...

37              并行的最大值确定单元

38              分配单元

40              检测单元

41              相关单元

42              分析单元，检测器

43              序列提供单元

44-2，44-3，... 延迟环节2或3...

45，46          第一或第二乘法器

47              逻辑单元

48              分配单元

49              串行最大值确定单元

51              计数单元

52-0，52-1，... 乘法器0或1...

53              序列提供单元

CNT             计数单元

COR             相关单元，解扩器

DEMOD           差分解调器

EQ              均衡器

EVAL            分析单元，检测器

IC              集成电路；芯片

iREC            内部接收机

ISM             工业，科研，医疗(在2.4GHz附近的频带)

LOG             逻辑单元

MAP             分配单元

MAX             最大值确定单元

MUX             乘法器

PN              伪噪声

QPSK            四相相移键控

RX                接收单元，接收机

SEQ               序列提供单元

TRX               发送/接收装置，收发机

TX                发送单元，发射机

WPAN              无线个人域网

b                 带有以码片时钟的采样值的复数基带信号

d0，d1，d2，...   数据符号

fB                比特时钟(＝1/TB)

fC                码片时钟(＝1/TC)

fS                符号时钟(＝1/fS)

F0，F1，F2，...   被导出的序列，F/FSK序列，第二代码(接收机侧)

F5c0，F5c1，...   被导出的序列F5的码片(“被导出的码片”)

FG1               被导出的序列F0，...，F7的第三组

FG2               被导出的序列F8，...，F15的第四组

i，j，k           下标

n                 第三组中(被导出的)序列的数目

P0，P1，P2，...   PN序列，扩频序列，第一代码(发送侧)

P0，P1，...，P7   第一PN序列

P8，P9，...，P15  第PN序列

P5c0，P5c1，...   PN序列P5的码片(“PN码片”)

PG1               第一PN序列P0，...，P7的第一组

PG2               第二PN序列P8，...，P15的第二组

r                 无线电信号，接收信号

rsF0，rsF1，...   相关结果

rsFmax            模最大的相关结果(带有代数符号)

s            被差分解调的(并且必要时被均衡的)信号，软信息值

s0，s1，...  信号s的以码片时钟存在的信号值

t0，t1，...  乘积信号

TB           比特周期(＝1/fB)

TC           码片周期(＝1/fC)

TS           符号周期(＝1/fS)

Claims (23)

1.用于检测包含在被差分解调的信号(s)中的数据符号(d0，d1，...)的检测单元(28；30；40)，在发送侧可给这些数据符号各指配一个来自序列库中的PN序列(P0，P1，...，P15)，该序列库具有一个第一组(PG1)第一PN序列(P0，P1，...，P7)和一个第二组(PG2)第二PN序列(P8，P9，...，P15)的，其中第一和第二PN序列在其各自的组内仅仅通过其码片值的循环推移来彼此区别，并且其中该第二组(PG2)对于每个第一PN序列(P0)具有一个相应的第二PN序列(P8)，该第二PN序列与该第一PN序列(P0)的区别仅在于每第二个码片值的取反；

该检测单元包括：

a)序列提供单元(25；33；43；53)，它被构造用于提供第三组(FG1)被导出的序列(F0，F1，...，F7)，

其中该第三组(FG1)对于每个第一PN序列(P0)都具有一个被导出的序列(F0)，该被导出的序列被分配给该第一PN序列(P0)，并且可以由该第一PN序列借助逻辑运算来导出，然而该被导出的序列与该第一PN序列不相同，并且

其中该第三组(FG1)的被导出的序列(F0，F1，...，F7)的相互区别仅在于它们的码片值的循环推移，

b)与该序列提供单元(25；33；43；53)相连接的相关单元(23；31；41)，它被构造用于通过将被差分解调的信号(s)与第三组(FG1)的每个被导出的序列(F0，F1，...，F7)相关来计算相关结果(rsF0，rsF1，...，rsF7)，以及

c)与该相关单元(23；31；41)相连接的分析单元(24；32；42)，它被构造用于通过分析所述相关结果(rsF0，rsF1，...，rsF7)来推导数据符号(d0，d1，...)的值。

2.根据权利要求1所述的检测单元(28；30；40)，其特征在于，该序列提供单元(25；33；43)具有恰好一个存储装置(34)，它被构造用于存储第三组(FG1)的被导出的序列(F0，F1，...，F7)中的恰好一个。

3.根据权利要求2所述的检测单元(28；30；40)，其特征在于，该存储装置具有反馈式移位寄存器(34)。

4.根据权利要求3所述的检测单元(28；30；40)，其特征在于，设置有用于以码片时钟(fC)对该反馈式移位寄存器(34)提供时钟的装置，并且该序列提供单元(25；33；43)被构造用于在该反馈式移位寄存器(34)的相应的寄存器单元(34-0，34-28，...)的输出端上提供该第三组(FG1)的被导出的序列(F0，F1，...，F7)。

5.根据权利要求1所述的检测单元(28；30；40)，其特征在于，该序列提供单元(25；53)具有计数单元(51)和与所述计数单元(51)相连接的乘法器(52-0，52-1，...)，其中在所述乘法器的输入端上可以施加固定的值，并且该序列提供单元(25；53)被构造用于在所述乘法器(52-0，52-1，...)的输出端上提供该第三组(FG1)的被导出的序列(F0，F1，...，F7)。

6.根据上述权利要求中的任一项所述的检测单元(28；30；40)，其特征在于，该第三组(FG1)具有至少两个被导出的序列(F0，F1，...，F7)，并且其数目n与第一组(PG1)中的第一PN序列(P0，P1，...，P7)的数目以及与第二组(PG2)中的第二PN序列(P8，P9，...，P15)的数目一致。

7.根据权利要求6所述的检测单元(28；30；40)，其特征在于，所述相关单元(23；31；41)包含以下单元：

a)n个分别与所述序列提供单元(25；33；43；53)相连接的乘法器单元(35-0，35-1，...)，用于通过将该被解调的信号(s)的以码片时钟(fC)存在的信号值(s0，s1，...)分别与该第三组(FG1)的各个被导出的序列(F0，F1，...)的码片值相乘来计算n个乘积信号(t0，t1，...)，以及

b)n个各与这些乘法器单元(35-0，35-1，...)中的一个相连接的积分单元(36-0，36-1，...)，用于通过每次将n个乘积信号(t0，t1，...)中的一个的一些信号值相加在每个符号周期(Ts)提供n个相关结果(rsF0，rsF1，...，rsF7)。

8.根据权利要求7所述的检测单元(28；30；40)，其中这些乘法器单元(35-0，35-1，...)由用于代数符号取反的装置构成。

9.根据权利要求7或8所述的检测单元(28；30；40)，其中所述积分单元(36-0，36-1，...)被构造用于分别将一些信号值相加，这些信号值的数目比每个被导出的序列(F5)所具有的码片(F5c0，F5c1，F5c2，...)的数目小1。

10.根据权利要求7至9中的任一项所述的检测单元(28；30)，其特征在于，所述分析单元(24；32)被构造用于在每个符号周期(TS)并行地分析所述n个相关结果(rsF0，rsF1，...，rsF7)，其方式是基本上同时地分析这n个相关结果(rsF0，rsF1，...，rsF7)。

11.根据权利要求10所述的检测单元(28；30)，其特征在于，所述分析单元(24；32)具有以下单元：

a)与这些积分单元(36-0，36-1，...)相连接的并行的最大值确定单元(37)，它被构造用于基本上同时地将所述n个相关结果(rsF0，rsF1，...，rsF7)按照模地相互比较，并且作为结果求得模最大的相关结果(rsFmax)的带代数符号的值和说明所述n个被导出的序列(F0，F1，...，F7)中的哪个要被分配给该带代数符号的值的序列下标(k)，以及

b)与该并行的最大值确定单元(37)相连接的分配单元(38)，它被构造用于由该序列下标(k)和该模最大的相关结果(rsFmax)的带代数符号的值的代数符号来确定所述数据符号(d0，d1，...)之一的值。

12.根据权利要求7至9中的任一项所述的检测单元(28；40)，其特征在于，

a)该第三组(FG1)具有至少四个被导出的序列(F0，F1，...)，

b)所述相关单元(23；41)具有延迟环节(44-2，44-3，...)，这些延迟环节这样地设置，使得在每个符号周期(TS)在相同的码片周期中提供n个相关结果中的两个第一相关结果(rsF0，rsF1)，以及在随后的码片周期中提供n个相关结果中的n-2个第二相关结果(rsF2，...，rsF7)，

c)所述分析单元(24；42)被构造用于在每个符号周期(TS)串行地对n个相关结果(rsF0，rsF1，...)进行分析，其方式是在一个第一码片周期中分析所述第一相关结果(rsF0，rsF1)，并且在随后的一些码片周期中各分析所述第二相关结果(rsF2，...，rsF7)中的一个。

13.根据权利要求12所述的检测单元(28；40)，其特征在于，这些延迟环节(44-2，44-3，...)在信号路径中设置在所述乘法器单元(35-0，35-1，...)之前。

14.根据权利要求12或13所述的检测单元(28；40)，其特征在于，所述分析单元(24；42)具有以下单元：

a)与所述积分单元(36-0，36-1，...)相连接的串行的最大值确定单元(49)，它被构造用于：

在第一码片周期中将所述第一相关结果(rsF0，rsF1)按照模地相互比较，并且作为结果求得具有最大模的那个第一相关结果的带代数符号的值以及求得说明哪个被导出的序列(F0，F1，...，F7)要被分配给该带代数符号的值的序列下标(k)，

在随后的一些码片周期中各将所述第二相关结果(rsF2，...，rsF7)的一个与在对应的前一码片周期中求得的结果按照模地比较，并且作为结果求得具有较大的模的那个带代数符号的值以及求得说明哪个被导出的序列(F0，F1，...，F7)要被分配给该带代数符号的值的序列下标(k)，

上一步骤被多次实施，直到全部的第二相关结果(rsF2，...，rsF7)都被考虑并且这样求得该模最大的相关结果(rsFmax)的带代数符号的值以及说明n个被导出的序列(F0，F1，...，F7)中的哪个要被分配给该带代数符号的值的序列下标(k)，以及

b)与该串行的最大值确定单元(49)相连接的分配单元(48)，它被构造用于由该序列下标(k)和该模最大的相关结果(rsFmax)的带代数符号的值的代数符号来确定所述数据符号(d0，d1，...)之一的值。

15.根据权利要求14所述的检测单元(28；40)，其特征在于，该串行的最大值确定单元(49)具有以下单元：

a)一个与一个第一积分单元(36-0)相连接的第一乘法器(45)，它被这样地控制，使得它在第一码片周期中将在其第一输入端上施加的第一相关结果(rsF0)传送给其输出端以及在随后的一些码片周期中将在其第二输入端上施加的值传送给其输出端，

b)一个与n-1个第二积分单元(36-1，36-2，...)相连接的第二乘法器(46)，它被这样地控制，使得它在第一码片周期中将在其输入端上的第一相关结果(rsF1)传送给其输出端以及在随后的一些码片周期中各将在其另外的输入端上施加的第二相关结果(rsF2，...，rsF7)中的一个传送给其输出端，

c)一个与这两个乘法器(45，46)的输出端相连接的、具有两个输出端的逻辑单元(47)，其中第一输出端与该第一乘法器(45)的第二输入端相连接，并且该逻辑单元被这样构造，使得它将由这两个乘法器(45，46)传送的值按照模地比较并且求得按照模较大的值的带代数符号的值并且将该值提供在第一输出端上以及求得要被分配给该带代数符号的值的被导出的序列的序列下标(k)并且将其提供在第二输出端上。

16.根据权利要求15所述的检测单元(28；40)，其特征在于，该逻辑单元(47)具有状态机。

17.根据权利要求11或14所述的检测单元(28；30；40)，其中所述分配单元(38；48)被构造用于确定所述数据符号(d0，d1，...)之一的这样的值：

a)如果按照模最大的相关结果(rsFmax)的带代数符号的值为正，则该第一组(PG1)的这样的第一PN序列(P0，P1，...，P7)被分配给该值：具有该序列下标(k)的被导出序列(Fk)被分配给该第一PN序列，否则

b)该第二组(PG2)的这样的第二PN序列(P8，P9，...，P15)被分配给该值：相对于具有该序列下标(k)的被导出的序列(Fk)取反的序列被分配给该第二PN序列。

18.根据上述权利要求中的任一项所述的检测单元(28；30；40)，其中每个被导出的序列(F5)具有被导出的码片(F5c0，F5c1，F5c2，...)，它们的值各相应于被导出的序列(F5)被分配给的那个第一PN序列(P5)的相应的PN码片(P5c0，P5c1，P5c2，...)的一个逻辑运算。

19.根据权利要求18所述的检测单元(28；30；40)，其特征在于，带有第一正下标的被导出的码片(F5ci，i＝1，2，...)分别具有一个值，该值可以由带有该第一正下标的PN码片(P5ci，i＝1，2，...)与按照下标分别在前面的PN码片(P5cj，j＝i-1)的XOR运算导出。

20.根据权利要求18或19所述的检测单元(28；30；40)，其特征在于，按照下标第一个被导出的码片(F5c0)具有这样的值，该值可以由按照下标第一个PN码片(P5c0)与按照下标最后的PN码片(P5c31)的XOR运算导出。

21.根据权利要求19或20所述的检测单元(28；30；40)，其特征在于，

a)具有偶数下标的被导出的码片(F5c0，F5c2，...)分别具有一个这样的值，该值被分配给相应的XOR运算的值，并且

b)具有奇数下标的被导出的码片(F5c1，F5c3，...)分别具有一个这样的值，该值被分配给相应的XOR运算的被取反的值。

22.发送/接收装置(11-13)，特别是用于根据IEEE标准802.15.4的、在2.4GHz频带中的数据传输系统(10)，包括：

a)天线(14)；

b)与该天线(14)相连接的发送单元(15)，所述发送单元用于特别是根据IEEE标准802.15.4在2.4GHz频带中发送数据，其中所述发送单元(15)被构造用于给每个数据符号(d0＝5)指配一个来自序列库中的PN序列(P5)，该序列库具有第一组(PG1)第一PN序列(P0，P1，...，P7)以及第二组(PG2)第二PN序列(P8，P9，...，P15)，其中在其各自的组内第一和第二PN序列仅仅通过其码片值的循环推移来彼此区别，并且其中该第二组(PG2)对于每个第一PN序列(P0)具有一个相应的第二PN序列(P8)，其与该第一PN序列(P0)的区别仅在于每个第二码片值的取反，

c)与该天线(14)相连接的接收单元(16)，它具有差分解调器(22)和根据权利要求1至21之一所述的检测单元(28；30；40)，

d)与该发送单元(15)和接收单元(16)相连接的控制单元(17)，它用于控制发送单元(15)和接收单元(16)。

23.集成电路，特别是用于根据权利要求22所述的发送/接收装置，具有根据权利要求1至21之一所述的检测单元(28；30；40)。

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