CN101242183A - 一种获取振荡器的控制信号的方法、装置和一种锁相环 - Google Patents
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Abstract
本发明公开了一种获取振荡器的控制信号的方法、装置和一种锁相环，属于电子领域。所述方法包括：通过设置锁相环的控制器，获取所述控制器的输出信号；所述锁相环的环路滤波器接收所述输出信号，对所述输出信号进行处理获取到所述锁相环的振荡器的中心频率点对应的控制信号。所述装置包括：设置模块和获取模块。一种锁相环，包括控制器、环路滤波器、振荡器。本发明通过利用了PLL本身自带的功能单元运算放大器，在PLL失去参考时钟源的情况下，通过CPLD/FPGA控制，能够获取稳定的压控电压，使VCXO在中心频率点振荡，保证VCXO输出时钟信号的质量，达到系统性能要求，实现了对了已有电路的最大利用，节约了成本。
Description
技术领域
本发明涉及电学领域，特别涉及一种获取振荡器的控制信号的方法、装置和一种锁相环。
背景技术
锁相环(PLL，Phase Lock Loop)技术由于具有频率准确跟踪功能、良好窄带高频跟踪功能、良好的带通滤波功能、良好门限效应以及易集成化，数字化等特点，因此，被广泛应用于通信、导航、广播与电视通信、仪器仪表测量、数字信号处理及国防技术领域。参见图1提供了PLL功能框图，PLL主要由鉴相器(PFD，Phase-Frequency Detector)、环路滤波器(LPF，Loop Filter)、压控振荡器(VCXO，Voltage Controlled Crystal Oscillator)组成。其中，PFD是一种相位比较装置，用于比较输入参考时钟信号和VCXO输出时钟信号的相位，得到相差信号，并将相差信号发送到LPF，其中，相差信号反映了输入参考时钟信号和VCXO输出时钟信号的频率差异；LPF是一个低通滤波器，用于滤除相差信号中的高频成分和噪声后，得到压控电压，并将压控电压发送到VCXO；VCXO是一个电压-频率转换器，用于利用收到的压控电压控制输出时钟信号的频率，使输出时钟信号的频率向输入参考时钟信号的频率靠拢，直到频差消失，相位锁定，其中，为了便于比较输入参考时钟信号和VCXO输出时钟信号的相位，PLL中通常会包括分频器，用于通过分频器获取输入参考时钟信号和VCXO输出时钟信号的频率的最小公约数。
参见图2，提供了PLL电路原理示意图，PFD和分频器由CPLD(Complex Programmable LogicDevice，复杂可编程逻辑器件)/FPGA(Field-Programmable Gate Array，现场可编程门阵)实现，首先对输入参考时钟信号进行1/M分频后得到的参考时钟信号R(或称为参考时钟源)，对VCXO输出时钟信号进行1/N分频得到的本地时钟信号V(或称为本地时钟源)，其中，M和N为PLL的分频系数；然后，PFD将R和V的相位差检测出来，将其转换为相差信号；参见图3，如果V的频率fV大于R的频率fR，这时V的相位超前于R，由PFD的DOWN端输出该相差信号；如果V的频率fV小于R的频率fR，这时R的相位超前于V，由PFD的UP端输出该相差信号。LPF接收到来自相差信号后，将该相差信号平滑为直流电压信号Uc(t)(或称为压控电压，通常为VCXO的中心频率点对应的电压值)；VCXO接收到Uc(t)，由于VCXO的输出时钟信号频率f和Uc(t)是线性变化(w＝w0+K0UC(t)，其中w为角频率，w＝2πf；K0为VCXO的控制灵敏度)，所以用Uc(t)控制VCXO的输出时钟信号频率，从而实现了PLL的相位锁定功能。
对于PLL而言，VCXO的振荡频率会影响到输出时钟信号频率的精度，为了获得较高的输出时钟信号的频率的精度，通常VCXO需要工作在其中心频率点对应的标称振荡频率值。例如，对于一个155.52MHz的压控振荡器(型号：ENE3219A)，当Uc(t)为1.65V时，VCXO工作在中心频率点，其输出振荡频率为155.52MHz(VCXO的标称值)；当PLL失去参考时钟信号，会导致LPF输出电压Uc(t)的电压值为LPF中的AMP(Amplifier，运算放大器)输出的最大电压值(一般为3.3V左右)或者最小电压值(一般为0V左右)，会相应的造成VCXO的输出频率与标称值的偏差分别为100ppm和-100ppm(ppm为百万分之一)。
发明人在实现本发明时发现，在电路应用PLL时，系统通常希望得到VCXO工作在其中心频率点，从而获取到较高的时钟精度，以期到达最优的系统性能，如果PLL失去了参考时钟源后，不能保证VCXO振荡在中心频率点，VCXO的输出振荡频率与其标称值偏差开始增大，劣化时钟精度，进而影响整个系统的工作稳定性，如引起传输系统的误码等，使系统不能达到预期的性能要求。
发明内容
为了当PLL在失去参考时钟源时，还能保证VCXO振荡在中心频率点，本发明实施例提供了一种获取振荡器的控制信号的方法、装置和一种锁相环。所述技术方案如下：
一种获取振荡器的控制信号的方法，所述方法包括：
通过设置锁相环的控制器，获取所述控制器的输出信号；所述锁相环的环路滤波器接收所述输出信号，对所述输出信号进行处理获取到所述锁相环的振荡器的中心频率点对应的控制信号。
一种获取振荡器的控制信号的装置，所述装置包括：
设置模块，用于设置锁相环的控制器，获取所述控制器的输出信号；
获取模块，用于接收所述输出信号，对所述输出信号进行处理获取到所述锁相环的振荡器的中心频率点对应的控制信号。
一种锁相环，所述锁相环包括：
控制器，用于提供所述锁相环的环路滤波器的信号；
环路滤波器，用于接收所述控制器提供的信号，对所述信号进行处理获取到所述锁相环的振荡器的中心频率点对应的控制信号；
振荡器，用于接收所述控制信号，根据所述控制信号，产生所述锁相环的输出时钟信号。
本发明实施例提供的技术方案的有益效果是：
利用了锁相环电路本身自带的功能单元运算放大器，通过CPLD/FPGA的控制，实现了在锁相环电路失去参考时钟源的情况下，获取稳定的压控电压，从而使VCXO在其中心频率点振荡，保证VCXO输出时钟信号的质量，达到系统性能要求，并实现了对了已有电路的最大利用，节约了成本。
附图说明
图1是现有技术提供的PLL功能框图；
图2是现有技术提供的PLL电路原理示意图；
图3是现有技术提供的PLL的相差信号输出示意图；
图4是本发明实施例1提供的改进数字PLL电路原理示意图；
图5是本发明实施例1提供的获取振荡器的控制信号的方法流程图；
图6是本发明实施例1提供的运算放大器输出端电路示意图；
图7是本发明实施例3提供的获取振荡器的控制信号的装置示意图；
图8是本发明实施例4提供的锁相环示意图；
图9是本发明实施例5提供的锁相环另一示意图；
图10是本发明实施例6提供的锁相环第三示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明实施例提供的技术方案，在PLL失去参考时钟源情况下，通过设置所述锁相环的外接输入和所述锁相环的鉴相器的输出，获取到锁相环的振荡器的中心频率点对应的控制信号，保证了VCXO工作在中心频率点，从而得到期望精度的输出时钟信号频率，其中，方法包括：
通过设置锁相环的控制器，获取控制器的输出信号；锁相环的环路滤波器接收输出信号，对输出信号进行处理获取到锁相环的振荡器的中心频率点对应的控制信号。
其中，控制器可以为CPLD/FPGA等可编程逻辑器件，针对本发明实施例所涉及的锁相环中的控制器，在通过设置该控制器获取控制器的输出信号时，相应地，可以有多种选择方式，例如：
当锁相环引入外接输入参考时钟源信号，该锁相环的控制器可以对锁相环引入的外接输入参考时钟源信号进行处理，从而根据该外接输入参考时钟源信号，产生满足该锁相环的振荡器需要的输出信号；该锁相环的控制器也可以利用自身的可编程逻辑控制功能，通过编程等方式获取该控制器的输出信号，从而满足该锁相环的振荡器的需要，给用户提供了实现锁相环功能的多种选择方式。
下面针对本发明实施例提供的技术方案，以多个实施例进行说明：
本发明实施例1以在锁相环中应用较常见的压控振荡器为例进行说明，利用PLL自带的运算放大器，通过其输入内阻和外接电阻分压的形式，实现了VCXO输入端电压恒定。
实施例1
本发明实施例提供了一种获取振荡器的控制信号的方法，参见图4，为应用本发明实施例提供的方法得到的改进PLL电路原理示意图，在LPF的输出端增加外接电阻R4，R4的输入端引入CPLD/FGPA，从而有效实现了PLL失去参考时钟源时，保证VCXO工作在中心频率点的目的。参见图5，为本发明实施例提供的获取振荡器的控制信号的方法流程图，该方法包括内容如下：
101：通过预设在CPLD/FGPA的检测命令，定时检测PLL的参考时钟源。
102：CPLD/FGPA判断是否PLL丢失外接参考时钟源；如果是，执行104；否则，则执行103。
其中，CPLD/FPGA在进行时钟检测时，首先通过将被检测的时钟信号引入CPLD/FPGA；然后，在CPLD/FPGA内部，利用预设的检测程序，根据被检测的时钟信号的上升沿进行判断，如果在预设的时间(具体的大小可根据需要进行设置)检测不到时钟信号的上升沿，则认为时钟信号不存在，出现了时钟丢失；反之，则认为时钟信号存在，没有出现时钟丢失。本发明实施例不限制进行时钟检测的方式，任何能判断出时钟是否丢失的实现方法都在本发明实施例涵盖的范围内。
103：通过预设在CPLD/FPGA中的设置命令，设置R4的输入端为高阻态。由于，设置R4的输入端为高阻态等同于CPLD/FPGA与R4断开；此时，VCXO输出时钟频率跟踪参考时钟源的参考时钟频率，实现锁相功能。
104：通过预设在CPLD/FPGA的设置命令，设置PFD的UP端输出为0，设置DOWN端输出为1，并设置R4的输入端为高电平，从而获取输入VCXO的稳定的Uc(t)。
当设置PFD的UP端为0，DOWN端为1后，此时LPF相当于一个由运算放大器构成电压比较器，电压比较器“+”端输入为0，“-”端输入为1，电压比较器的输出结果为0，此时，运算放大器的输出端处于灌电流状态，由于R4的输入端为高电平，运算放大器输出端和R4形成对地通路。
参见图6，为本发明实施例提供的运算放大器输出端电路示意图。当运算放大器的输出端处于灌电流状态时，Q7导通，此时Q7相当于一个导通电阻RO(数量级为50欧-200欧)；由于R4的输入端为高电平电压(如设置为1.8V、2.5V或3.3V等，具体设置时需要根据CPLD/FPGA的管脚属性确定)，此时R4和R3+RO对该高电平电压进行分压，通过控制R4和R3+RO，以及高电平电压之间的分压关系，在VCXO的输入端得到一个稳定的Uc(t)，从而实现VCXO工作在中心频率点，保证VCXO输出时钟信号的质量，达到系统性能要求。
例如，对于标称值为155.52MHz的VCXO，在失去参考时钟信号时，为了保证其振荡在中心频率点，希望得到1.65V的Uc(t)，如果设置的CPLD的输出电压是3.3V，由于在锁相环中，LPF中的R3的值是2KΩ(千欧)，通过计算和实际测试获取到当R4的取值为1.2KΩ时，能够在VCXO的输入端得到1.65V的压控电压。于是，实现了通过控制R4和R3+RO，以及高电平电压之间的分压关系，得到稳定的Uc(t)，保证VCXO工作在其中心频率点的目的，有效地确保了系统的时钟精度。
本发明实施例不限制R4、R3、RO以及高电平电压的具体取值大小，只要设置后满足得到使VCXO工作在中心频率点Uc(t)即可。
本发明实施例利用了锁相环电路本身自带的功能单元运算放大器，通过增加了一个电阻R4和一个CPLD/FPGA引脚，实现了在锁相环电路失去参考时钟源的情况下，获取稳定的压控电压，从而使VCXO在其中心频率点振荡，保证VCXO输出时钟信号的质量，达到系统性能要求，并实现了对了已有电路的最大利用，节约了成本。
实施例2
本发明实施例提供了一种获取振荡器的控制信号的方法，该方法内容如下：
首先，通过预设在CPLD/FGPA的检测命令，定时检测PLL的参考时钟源。
然后，当检测到PLL的参考时钟源信号丢失后，通过预设在CPLD/FPGA的程序，控制PFD的UP/DOWN输出端，使UP/DOWN输出特定拥有占空比的脉冲信号，其中，该脉冲信号通过LPF的运算放大器后，可以在LPF的R3的输出端获取到VCXO的输入端的稳定的Uc(t)，例如，控制PDF的UP端输出为0，控制PDF的DOWN端输出占空比为W的脉冲信号，UP端和DOWN端输入到LPF后，通过LPF提供的积分运算功能对该脉冲信号进行处理后，获取到使VCXO工作在中心频率点的Uc(t)。于是实现了实现VCXO工作在中心频率点，保证VCXO输出时钟信号的质量，达到系统性能要求。
本发明实施例利用了锁相环电路本身自带的功能单元运算放大器，通过CPLD/FPGA控制PFD的UP/DOWN输出端，获取到脉冲信号，实现了在锁相环电路失去参考时钟源的情况下，获取稳定的压控电压，从而使VCXO在其中心频率点振荡，保证VCXO输出时钟信号的质量，达到系统性能要求，并实现了对了已有电路的最大利用，节约了成本。
实施例3
参见图7，本发明实施例提供了获取振荡器的控制信号的装置，装置包括：
设置模块，用于设置锁相环的控制器，获取控制器的输出信号；
获取模块，用于接收输出信号，对输出信号进行处理获取到锁相环的振荡器的中心频率点对应的控制信号。
其中，振荡器具体为压控振荡器，设置模块具体为：
设置单元，用于设置锁相环的压控振荡器的输入端的外接输入为高电平和设置锁相环的控制器的输出，使锁相环的环路滤波器的运算放大器的输出端处于灌电流状态；通过在输入端预设的外接电阻对高电平分压获取锁相环的压控振荡器的中心频率点对应的压控电压。
其中，设置模块还可以具体为：
设置单元，用于设置锁相环的控制器，获取脉冲信号。
进一步地，装置还包括：
判断模块，用于判断锁相环是否丢失外接参考时钟信号。
外接输入设置单元，用于当判断模块判断的结果为否时，设置外接输入为高阻态使外接输入和锁相环断开连接。
本发明实施例提供的获取振荡器的控制信号的装置，利用了锁相环电路本身自带的功能单元运算放大器，通过增加了一个预设外接电阻和一个CPLD/FPGA引脚或者通过锁相环的鉴相器的输出，实现了在锁相环电路失去参考时钟源的情况下，获取稳定的压控电压，从而使VCXO在其中心频率点振荡，保证VCXO输出时钟信号的质量，达到系统性能要求，并实现了对了已有电路的最大利用，节约了成本。
实施例4
参见图8，本发明实施例提供了一种锁相环，锁相环包括：
控制器，用于提供锁相环的环路滤波器的信号；
环路滤波器，用于接收控制器提供的信号，对信号进行处理获取到锁相环的振荡器的中心频率点对应的控制信号；
振荡器，用于接收控制信号，根据控制信号，产生锁相环的输出时钟信号。
其中，控制器还用于判断锁相环是否丢失外接参考时钟信号，具体实现时，控制器具体为可编程逻辑器件如CPLD/FPGA等，振荡器具体为压控振荡器，相应地，控制信号为压控电压信号。
本发明实施例提供的锁相环，还可以包括分频器，用于对参考时钟信号和和振荡器的输出信号进行分频，获取控制器的输入信号。
实施例5
参见图9，本发明实施例提供了一种锁相环，锁相环包括：
控制器，用于提供锁相环的环路滤波器的信号；
环路滤波器，用于接收控制器提供的信号，对信号进行处理获取到锁相环的振荡器的中心频率点对应的控制信号；
振荡器，用于接收控制信号，根据控制信号，产生锁相环的输出时钟信号；
预设电阻，用于接收控制器提供的设置信号；
相应地，控制器具体用于：设置锁相环的振荡器的输入端的外接输入为高电平以及设置锁相环的控制器的输出，使锁相环的环路滤波器的运算放大器的输出端处于灌电流状态；还用于提供预设电阻的设置信号。
其中，控制器还用于判断锁相环是否丢失外接参考时钟信号，
其中，该锁相环还包括：
分频器，用于对参考时钟信号和振荡器的输出信号进行分频，获取控制器的输入信号。
具体实现时，控制器具体为可编程逻辑器件如CPLD/FPGA等，振荡器具体为压控振荡器等，相应地，控制信号为压控电压信号。
本发明实施例提供的锁相环，利用了锁相环电路本身自带环路滤波器中的功能单元运算放大器，通过增加了一个预设外接电阻和一个CPLD/FPGA引脚，实现了在锁相环电路失去参考时钟源的情况下，获取稳定的压控电压，从而使VCXO在其中心频率点振荡，保证VCXO输出时钟信号的质量，达到系统性能要求，并实现了对了已有电路的最大利用，节约了成本。
实施例6
参见图10，本发明实施例提供了一种锁相环，锁相环包括：
控制器，用于提供锁相环的环路滤波器的信号；
环路滤波器，用于接收控制器提供的信号，对信号进行处理获取到锁相环的振荡器的中心频率点对应的控制信号；
振荡器，用于接收控制信号，根据控制信号，产生锁相环的输出时钟信号。控制器具体用于提供脉冲信号。
其中，控制器还用于判断锁相环是否丢失参考时钟信号，控制器具体为可编程逻辑器件如CPLD/FPGA等，振荡器具体为压控振荡器，相应地，控制信号为压控电压信号。
本发明实施例提供的锁相环，还包括：
分频器，用于对参考时钟信号和压控振荡器的输出信号进行分频，获取控制器的输入信号。
本发明实施例提供的锁相环，利用了锁相环电路本身自带环路滤波器中的功能单元运算放大器，通过CPLD/FPGA编程提供脉冲信号，实现了在锁相环电路失去参考时钟源的情况下，获取稳定的压控电压，从而使VCXO在其中心频率点振荡，保证VCXO输出时钟信号的质量，达到系统性能要求，并实现了对了已有电路的最大利用，节约了成本。
本发明实施例中的部分步骤，可以利用软件实现，相应的软件程序可以存储在可读取的存储介质中，如光盘或硬盘等。
以上所述仅为本发明的具体实施例，并不用以限制本发明，对于本技术领域的普通技术人员来说，凡在不脱离本发明原理的前提下，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (16)
1.一种获取振荡器的控制信号的方法，其特征在于，所述方法包括：
通过设置锁相环的控制器，获取所述控制器的输出信号；所述锁相环的环路滤波器接收所述输出信号，对所述输出信号进行处理获取到所述锁相环的振荡器的中心频率点对应的控制信号。
2.如权利要求1所述的获取振荡器的控制信号的方法，其特征在于，所述振荡器具体为压控振荡器，所述方法具体为：
通过设置所述锁相环的振荡器的输入端的外接输入为高电平以及设置所述锁相环的控制器的输出，使所述锁相环的环路滤波器的运算放大器的输出端处于灌电流状态，通过所述输入端预设的外接电阻对所述高电平分压获取所述锁相环的压控振荡器的中心频率点对应的压控电压。
3.如权利要求1所述的获取振荡器的控制信号的方法，其特征在于，所述振荡器具体为压控振荡器，所述方法具体为：
通过设置所述锁相环的的控制器，获取脉冲信号，所述锁相环的环路滤波器的对所述脉冲信号处理后，获取到所述锁相环的振荡器的中心频率点对应的控制信号。
4.如权利要求1所述的获取振荡器的控制信号的方法，其特征在于，所述通过设置锁相环的控制器之前，还包括：
判断所述锁相环丢失外接参考时钟信号，当判断结果为是时，执行后续步骤。
5.如权利要求2所述的获取振荡器的控制信号的方法，其特征在于，所述方法还包括：
当判断所述锁相环没有丢失外接参考时钟信号时，通过设置所述外接输入为高阻态，使所述外接输入和所述锁相环断开连接。
6.一种获取振荡器的控制信号的装置，其特征在于，所述装置包括：
设置模块，用于设置锁相环的控制器，获取所述控制器的输出信号；
获取模块，用于接收所述输出信号，对所述输出信号进行处理获取到所述锁相环的振荡器的中心频率点对应的控制信号。
7.如权利要求6所述的获取振荡器的控制信号的装置，其特征在于，所述振荡器具体为压控振荡器，所述设置模块具体为：
设置单元，用于设置所述锁相环的压控振荡器的输入端的外接输入为高电平和设置所述锁相环的控制器的输出，使所述锁相环的环路滤波器的运算放大器的输出端处于灌电流状态；通过在所述输入端预设的外接电阻对所述高电平分压获取所述锁相环的压控振荡器的中心频率点对应的压控电压。
8.如权利要求6所述获取振荡器的控制信号的装置，其特征在于，所述振荡器具体为压控振荡器，所述设置模块具体为：
设置单元，用于设置所述锁相环的控制器，获取脉冲信号。
9.如权利要求6所述获取振荡器的控制信号的装置，其特征在于，所述装置还包括：
判断模块，用于判断所述锁相环是否丢失外接参考时钟信号；
外接输入设置单元，用于当所述判断模块判断的结果为否时，设置所述外接输入为高阻态使所述外接输入和所述锁相环断开连接。
10.一种锁相环，其特征在于，所述锁相环包括：
控制器，用于提供所述锁相环的环路滤波器的信号；
环路滤波器，用于接收所述控制器提供的信号，对所述信号进行处理获取到所述锁相环的振荡器的中心频率点对应的控制信号；
振荡器，用于接收所述控制信号，根据所述控制信号，产生所述锁相环的输出时钟信号。
11.如权利要求10所述的锁相环，其特征在于，所述锁相环还包括：
预设电阻，用于接收所述控制器提供的设置信号；
相应地，所述控制器具体用于：设置所述锁相环的振荡器的输入端的外接输入为高电平以及设置所述锁相环的控制器的输出，使所述锁相环的环路滤波器的运算放大器的输出端处于灌电流状态；还用于提供所述预设电阻的设置信号。
12.如权利要求10所述的锁相环，其特征在于，所述控制器具体用于提供脉冲信号。
13.如权利要求10所述的锁相环，其特征在于，所述控制器还用于判断所述锁相环是否丢失参考时钟信号。
14.如权利要求10所述的锁相环，其特征在于，所述控制器具体为可编程逻辑器件。
15.如权利要求10所述的锁相环，其特征在于，所述锁相环还包括：
分频器，用于对参考时钟信号和所述振荡器的输出信号进行分频，获取所述控制器的输入信号。
16.如权利要求10所述的锁相环，其特征在于，所述振荡器具体为压控振荡器。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20111228 Termination date: 20160222 |