CN101241864A - 感测式半导体封装件及其制法 - Google Patents

Abstract

一种感测式半导体封装件及其制法，于一包含有多个感测芯片的晶圆上对应相邻感测芯片主动面的焊垫间形成凹槽，以于该凹槽中形成电性连接相邻感测芯片焊垫的金属块，并于该感测芯片上接置透光体以封盖该感测芯片的感测区，接着薄化该晶圆非主动面至该金属块，以使该金属块相对外露于该非主动面，再于该晶圆非主动面形成一覆盖层，并使该覆盖层形成有外露出该金属块的开口，从而于该覆盖层上形成电性连接至外露该覆盖层开口的金属块的导电线路，接着于该覆盖层及导电线路上形成一拒焊层，并使该拒焊层形成有外露该导电线路终端的开口以供植设导电元件，之后沿各该感测芯片间进行切割，以形成多个感测式半导体封装件，避免现有技术于晶圆非主动面形成倾斜槽口，因不易对准至正确位置所产生槽口位置偏移，以及于该倾斜槽口中所形成的线路与主动面线路交接处易发生应力集中、断裂问题。

Description

感测式半导体封装件及其制法

技术领域

本发明涉及一种感测式半导体封装件及其制法，尤指一种晶圆级(Wafer-level)封装的感测式半导体封装件及其制法。

背景技术

传统的影像感测式封装件(Image sensor package)，如美国专利第6,384,472及6,509,636号所揭露，主要是将感测式芯片(Sensorchip)接置于一芯片承载件上，并通过焊线加以电性连接该感测式芯片及芯片承载件后，于该感测式芯片上方封盖住一玻璃，以供影像光线能为该感测式芯片所撷取。如此，该完成构装的影像感测式封装件即可供系统厂进行整合至如印刷电路板(PCB)等外部装置上，以供如数字相机(DSC)、数字摄影机(DV)、光学鼠标、及行动电话等各式电子产品的应用。

同时随着信息传输容量持续扩增，以及电子产品微小化与可携式的发展趋势，导致一般集成电路的高输入/输出(I/O)、高散热、及尺寸缩小化的需求更加受到重视，亦促使集成电路的封装型态朝向高电性及小尺寸的方向演进，因此，业界逐发展出一种晶圆级(Wafer-level)封装的感测式半导体封装件，藉以直接在晶圆上进行封装，以供感测式芯片得以直接电性连接至外部装置，进而有效应用于小型化的电子产品中。

请参阅图1A至图1E，美国专利US6,646,289所揭示的晶圆级(Wafer-level)封装的感测式半导体封装件及其制法，提供一具多个感测芯片10的晶圆100，以于相邻感测芯片10的焊垫11间形成延伸线路12(如图1A所示)；再将一玻璃13通过一黏着层14而黏置于该晶圆100(如图1B所示)；接着薄化该晶圆100，并于该晶圆100背面黏置一覆盖层15后，再对应相邻感测芯片10间以例如蚀刻方式形成一穿过该覆盖层15、感测芯片10、延伸线路12而内凹至该玻璃13的倾斜槽口16(如图1C所示)；于该倾斜槽口16表面及该倾斜槽口16附近的覆盖层15表面形成金属绕线17，并使该金属绕线17电性连接至该延伸线路12(如图1D所示)；之后于该覆盖层15表面的金属绕线17上植接焊球18，并沿各该感测芯片10间进行切割作业，以制得晶圆级(Wafer-level)封装的感测式半导体封装件(如图1E所示)。另美国专利US6,777,767亦揭示出相似的技术。

但是在前述的感测式半导体封装件中，由于自该晶圆背面形成倾斜槽口关系，因此该半导体封装件侧面呈现倾斜切角形态，亦即其垂直剖面系呈倒梯形(平面宽度由上逐渐向下缩短)结构，因而形成于该半导体封装件侧面的金属绕线与芯片顶面焊垫的延伸线路连接处呈锐角接触，而易发生应力集中造成断裂问题，再者，由于前述制程中是从晶圆背部形成倾斜槽口，故不易对正至正确位置，造成倾斜槽口的设置位置相对原感测芯片间切割线偏移S距离，如图2所示，亦即造成倾斜槽口至延伸线路的位置发生偏移，进而使该延伸线路用以连接至该金属绕线的位置产生偏差，导致金属绕线与延伸线路无法正确及有效的连接，甚至毁损到芯片。

因此，如何设计一种可避免线路发生断裂的晶圆级(Wafer-level)感测式半导体封装件及其制法，同时复可避免现有技术中从晶圆背面形成槽口的对位误差而导致线路电性连接不良及芯片毁损问题，确为相关领域上所需迫切面对的课题。

发明内容

鉴于前述现有技术的缺陷，本发明的主要目的是提供一种感测式半导体封装件及其制法，从而可避免线路交接处因夹角尖锐发生应力集中及断裂问题。

本发明的再一目的是提供一种感测式半导体封装件及其制法，从而可避免现有技术中从晶圆背面形成槽口的对位误差而导致线路电性连接不良及芯片毁损问题。

为达到前述及其它目的，本发明的感测式半导体封装件的制法包括：提供一包含有多个感测芯片的晶圆，该晶圆及感测芯片具有相对的主动面及非主动面，该主动面上设有感测区及多个焊垫，以于相邻感测芯片主动面的焊垫间形成多个凹槽；于该晶圆主动面及凹槽表面形成一导电层；于该导电层上覆盖一阻层，并使该阻层形成有对应该凹槽处的开口；于该阻层开口中形成金属块，且使该金属块填充至该凹槽并电性连接至相邻感测芯片主动面的焊垫；移除该阻层及其所覆盖的导电层；于该感测芯片上接置透光体以封盖该芯片感测区；薄化该晶圆非主动面至该金属块，以使该金属块相对外露于该非主动面；于该晶圆非主动面形成一覆盖层，并使该覆盖层形成有外露出该金属块的开口；于该覆盖层上形成导电线路，并使该导电线路电性连接至该外露出该覆盖层开口的金属块；于该覆盖层及导电线路上形成一拒焊层，并使该拒焊层形成有外露该导电线路终端的开口，以供植设导电元件；以及沿各该感测芯片间进行切割，以形成多个感测式半导体封装件。

通过前述的制法，本发明复揭示一种感测式半导体封装件，包括：感测芯片，具有相对的主动面及非主动面，且于该主动面上形成有感测区与多个焊垫，及于该感测芯片侧边形成有凹槽，且于该凹槽中形成有电性连接至该焊垫的金属块；透光体，形成于该感测芯片的主动面上以封盖该感测区；覆盖层，形成于该感测芯片的非主动面上，且形成有开口以外露出该金属块底面；导电线路，形成于该覆盖层的表面，且电性连接至该金属块的底面；拒焊层，形成于该覆盖层及导电线路上，并使该拒焊层形成有外露该导电线路终端的开口；以及导电元件，设于该拒焊层开口中。

前述的感测式半导体封装件复包括有一导电层，形成于该感测芯片与金属块间；另该透光体为一玻璃，且通过黏着层而接置于该感测芯片周围，并覆盖该金属块；该金属块具有一平整底面，且该金属块的底面系与该感测芯片的非主动面齐平，以与导电线路形成良好电性连接关系。

因此，本发明的感测式半导体封装件及其制法主要是于一包含有多个感测芯片的晶圆上，对应相邻感测芯片主动面的焊垫间形成多个凹槽，并对应该凹槽位置形成电性连接相邻芯片主动面焊垫的金属块，接着于该感测芯片上接置透光体以封盖该芯片感测区，且薄化该感测芯片非主动面至该金属块，以使该金属块相对外露于该非主动面，通过该金属块的设置，可容忍薄化厚度精度的偏差，且不会造成该金属块位置偏差，不致有后续形成该芯片非主动面一侧的导电线路无法连接的困扰，然后于该晶圆非主动面形成一覆盖层，并使该覆盖层形成有外露出该金属块的开口，以于该覆盖层上形成导电线路，并使该导电线路电性连接至该外露出该覆盖层开口的金属块，之后于该覆盖层及导电线路上形成一拒焊层，并使该拒焊层形成有外露该导电线路终端的开口，以供植设导电元件，再沿各该感测芯片间进行切割，以形成多个感测式半导体封装件。如此即可避免现有技术在晶圆背部形成槽口时，因不易对正正确的位置，造成槽口位置偏移，线路无法正确连接，甚至毁损芯片等问题，以及避免现有半导体封装件侧面系呈现倾斜切角形态，因而使形成于感测芯片侧面与主动面的线路连接处呈锐角接触，而易发生应力集中造成断裂问题。

附图说明

图1A至图1E为现有美国专利US6,646,289所揭示的晶圆级(Wafer-level)封装的感测式半导体封装件及其制法示意图；

图2为现有感测式半导体封装件制程中于晶圆背面形成槽口时发生位置偏移的示意图；以及

图3A至图3I为本发明的感测式半导体封装件及其制法的示意图。

元件符号说明

10   感测芯片

100  晶圆

11   焊垫

12   延伸线路

13   玻璃

14   黏着层

15   覆盖层

16   倾斜槽口

17   金属绕线

18   焊球

20   感测芯片

200  晶圆

20a  主动面

20b  非主动面

201  感测区

202  焊垫

21   凹槽

22   导电层

23   阻层

230  阻层开口

24   金属块

24a  底面

25   黏着层

26   透光体

27   覆盖层

270  覆盖层开口

28   导电线路

29   拒焊层

290  拒焊层开口

30   导电元件

具体实施方式

以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。

请参阅图3A至图3I，为本发明的感测式半导体封装件及其制法的示意图。

如图3A所示，提供一包含有多个感测芯片20的晶圆200，该晶圆200及感测芯片20具有相对的主动面20a及非主动面20b，该感测芯片主动面20a上设有感测区201及多个焊垫202，并于相邻感测芯片20的焊垫202间形成多个凹槽21，其中该凹槽21可呈V字形状，当然亦可形成为其它形状。

如图3B所示，利用如溅镀(sputtering)或蒸镀(vaporizing)等方式于该晶圆主动面20a及凹槽21表面形成一导电层22，该导电层22为焊块底部金属层(UBM)，且其材料例如为钛/铜/镍(Ti/Cu/Ni)、钛化钨/金(TiW/Au)、铝/镍化钒/铜(Al/NiV/Cu)、钛/镍化钒/铜(Ti/NiV/Cu)、钛化钨/镍(TiW/Ni)、钛/铜/铜(Ti/Cu/Cu)、钛/铜/铜/镍(Ti/Cu/Cu/Ni)等。

接着，于该导电层22上覆盖一阻层23，并使该阻层23形成有对应该凹槽21及感测芯片焊垫202处的开口230。

从而通过电镀方式以于该阻层开口230中形成金属块24，并使该金属块24填充至该凹槽21且电性连接至相邻感测芯片20主动面的焊垫202；该金属块24为约5～50μm的厚铜层。

如图3C及图3D所示，其中该图3D为对应图3C中相邻感测芯片间的上视图，接着即可移除该阻层23及其所覆盖的导电层22，进而在该晶圆主动面20a上形成有多个电性连接相邻感测芯片焊垫202的金属块24。

如图3E所示，于该晶圆200上通过一黏着层25以黏置一如玻璃的透光体26，其中该黏着层25对应黏着于该感测芯片20周围，且未覆盖至该感测芯片20的感测区201，以使该透光体26遮盖且封闭该感测芯片20的感测区201。

如图3F所示，对该晶圆非主动面20b进行如研磨等薄化作业至该金属块24，以使该金属块24相对外露于该非主动面20b，从而使该金属块24形成有一平坦的底面24a且与该晶圆200的非主动面20b齐平。

如图3G所示，于该晶圆非主动面20b形成一覆盖层27，并使该覆盖层27形成有外露出该金属块24的开口270；该覆盖层27的开口270尺寸可选择大于该金属块24外露底面的尺寸约5～20μm，较佳为10μm，如此，即便制程中该覆盖层27开口270位置有偏差，仍可供后续形成于该覆盖层上的导电线路得以有效电性连接至该金属块，以提供较宽的制程适用范围(process window)。该覆盖层27可为选自苯环丁烯(Benzo-Cyclo-Butene；BCB)及聚亚酰胺(Polyimide)的其中一种介电层。

接着，通过图案化线路制程，以于该覆盖层27上形成导电线路28，并使该导电线路28电性连接至该外露出该覆盖层开口270的金属块24。该导电线路28的材料可为钛/铜/镍(Ti/Cu/Ni)或钛/铜/铜/镍(Ti/Cu/Cu/Ni)。

如图3H所示，于该覆盖层27及导电线路28上形成一拒焊层29，并使该拒焊层29形成有外露该导电线路终端的开口290，以供植设如焊球的导电元件30。

如图3I所示，沿各该感测芯片20间进行切割，以形成多个感测式半导体封装件。

通过前述的制法，本发明复揭示一种感测式半导体封装件，包括：感测芯片20，具有相对的主动面20a及非主动面20b，且于该主动面20a上形成有感测区201与多个焊垫202，及于该感测芯片侧边形成有凹槽21，且于该凹槽21处形成有电性连接至该焊垫202的金属块24；透光体26，形成于该感测芯片20的主动面20a上以封盖该感测区201；覆盖层27，形成于该感测芯片20的非主动面20b上，且形成有开口290以外露出该金属块24底面；导电线路28，形成于该覆盖层27的表面，且电性连接至该金属块24的底面；拒焊层29，形成于该覆盖层27及导电线路28上，并使该拒焊层29形成有外露该导电线路终端的开口290；以及导电元件30，设于该拒焊层开口290中。

该感测式半导体封装件复包括有一导电层22，形成于该感测芯片20与金属块24间；该透光体26为一玻璃，且通过黏着层25而接置于该感测芯片20，并覆盖该金属块24；该金属块24具有一平整底面24a，且该金属块24的底面24a与该感测芯片20的非主动面20b齐平，以与导电线路28形成良好电性连接关系。

因此，本发明的感测式半导体封装件及其制法主要于一包含有多个感测芯片的晶圆上，对应相邻感测芯片主动面的焊垫间形成多个凹槽，并对应该凹槽位置形成电性连接相邻芯片主动面焊垫的金属块，接着于该感测芯片上接置透光体以封盖该芯片感测区，且薄化该感测芯片非主动面至该金属块，以使该金属块相对外露于该非主动面，通过该金属块的设置，可容忍薄化厚度精度的偏差，且不会造成该金属块位置偏差，不致有后续形成该芯片非主动面一侧的导电线路无法连接的困扰，然后于该晶圆非主动面形成一覆盖层，并使该覆盖层形成有外露出该金属块的开口，以于该覆盖层上形成导电线路，并使该导电线路电性连接至该外露出该覆盖层开口的金属块，之后于该覆盖层及导电线路上形成一拒焊层，并使该拒焊层形成有外露该导电线路终端的开口，以供植设导电元件，再沿各该感测芯片间进行切割，以形成多个感测式半导体封装件。

如此即可避免现有技术在晶圆背部形成槽口时，因不易对正正确的位置，造成槽口位置偏移，线路无法正确连接，甚至毁损芯片等问题，以及避免现有半导体封装件侧面呈现倾斜切角形态，因而使形成于感测芯片侧面与主动面的线路连接处呈锐角接触，而易发生应力集中造成断裂问题。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明，任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应以权利要求书为依据。

Claims (18)

1. 一种感测式半导体封装件的制法，包括：

提供一包含有多个感测芯片的晶圆，该晶圆及感测芯片具有相对的主动面及非主动面，该主动面上设有感测区及多个焊垫，以于相邻感测芯片主动面的焊垫间形成多个凹槽；

对应该凹槽处形成金属块，并使该金属块电性连接至相邻感测芯片的焊垫；

于该感测芯片上接置透光体以封盖该感测芯片的感测区；

薄化该晶圆非主动面至该金属块，以使该金属块相对外露于该非主动面；

于该晶圆非主动面形成一覆盖层，并使该覆盖层形成有外露出该金属块的开口；

于该覆盖层上形成导电线路，并使该导电线路电性连接至该外露出该覆盖层开口的金属块；

于该覆盖层及导电线路上形成一拒焊层，并使该拒焊层形成有外露该导电线路终端的开口，以供植设导电元件；以及

沿各该感测芯片间进行切割，以形成多个感测式半导体封装件。

2. 根据权利要求1所述的感测式半导体封装件的制法，其中，该金属块的制法包括：

于该晶圆主动面及凹槽表面形成一导电层；

于该导电层上覆盖一阻层，并使该阻层形成有对应该凹槽处的开口；

于该阻层开口中电镀形成金属块，且使该金属块填充至该凹槽并电性连接至相邻感测芯片主动面的焊垫；以及

移除该阻层及其所覆盖的导电层，以于相邻感测芯片间形成多个金属块。

3. 根据权利要求2所述的感测式半导体封装件的制法，其中，该导电层为焊块底部金属层，其材料为钛/铜/镍、钛化钨/金、铝/镍化钒/铜、钛/镍化钒/铜、钛化钨/镍、钛/铜/铜、及钛/铜/铜/镍的其中一者，并以溅镀及蒸镀的其中一方式形成于该晶圆主动面及凹槽表面。

4. 根据权利要求1所述的感测式半导体封装件的制法，其中，该金属块为约5～50μm的厚铜层。

5. 根据权利要求1所述的感测式半导体封装件的制法，其中，该透光体为玻璃，并通过一黏着层而黏置于该感测芯片周围，且未覆盖至该感测芯片的感测区，以使该透光体封盖该感测芯片的感测区。

6. 根据权利要求1所述的感测式半导体封装件的制法，其中，该金属块于薄化后形成有一平坦的底面，且与该晶圆的非主动面齐平。

7. 根据权利要求1所述的感测式半导体封装件的制法，其中，该覆盖层的开口尺寸大于该金属块外露底面的尺寸约5～20μm，较佳为10μm。

8. 根据权利要求1所述的感测式半导体封装件的制法，其中，该覆盖层为苯环丁烯及聚亚酰胺的其中一者。

9. 根据权利要求1所述的感测式半导体封装件的制法，其中，该导电线路的材料为钛/铜/镍及钛/铜/铜/镍的其中一者。

10. 一种感测式半导体封装件，包括：

感测芯片，具有相对的主动面及非主动面，且于该主动面上形成有感测区与多个焊垫，及于该感测芯片侧边形成有多个凹槽，且于该凹槽处形成有电性连接至该焊垫的金属块；

透光体，形成于该感测芯片的主动面上以封盖该感测区；

覆盖层，形成于该感测芯片的非主动面上，且形成有开口以外露出该金属块底面；

导电线路，形成于该覆盖层的表面，且电性连接至该金属块；

拒焊层，形成于该覆盖层及导电线路上，并使该拒焊层形成有外露该导电线路终端的开口；以及

导电元件，设于该拒焊层开口中。

11. 根据权利要求10所述的感测式半导体封装件，复包括有一导电层，形成于该感测芯片与金属块间。

12. 根据权利要求11所述的感测式半导体封装件，其中，该，该导电层为焊块底部金属层，其材料为钛/铜/镍、钛化钨/金、铝/镍化钒/铜、钛/镍化钒/铜、钛化钨/镍、钛/铜/铜、及钛/铜/铜/镍的其中一者。

13. 根据权利要求10所述的感测式半导体封装件，其中，该金属块为约5～50μm的厚铜层。

14. 根据权利要求10所述的感测式半导体封装件，其中，该透光体为玻璃，并通过一黏着层而黏置于该感测芯片周围，且未覆盖至该感测芯片的感测区，以使该透光体封盖该感测芯片的感测区。

15. 根据权利要求10所述的感测式半导体封装件，其中，该金属块具有一平坦的底面，且与该感测芯片的非主动面齐平。

16. 根据权利要求10所述的感测式半导体封装件，其中，该覆盖层的开口尺寸大于该金属块外露底面的尺寸。

17. 根据权利要求10所述的感测式半导体封装件，其中，该覆盖层为苯环丁烯及聚亚酰胺的其中一者。

18. 根据权利要求10所述的感测式半导体封装件，其中，该导电线路的材料为钛/铜/镍及钛/铜/铜/镍的其中一者。

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