CN101231892A - 非易失性半导体存储装置及其存取评价方法 - Google Patents
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Abstract
本发明提供非易失性半导体存储装置及其存取评价方法。本发明对期待值错误图案，在包含了由于ECC的运算产生的纠正延迟的预定定时可靠地进行存取评价。非易失性存储器具有：非同步地读出存储在存储单元阵列(20)中的数据的读出单元(25、30、32)；选择错误位置并输出错误位置选择信号的错误位置选择电路(40)；输入测试模式信号，在所述测试模式信号为激活状态时，响应所述错误位置选择信号，使所述读出单元的输出数据中的一部分数据成为错误数据并输出，在所述测试模式信号为非激活状态时，直接输出所述读出单元的输出数据的错误产生电路(50)；锁存所述错误产生电路(50)的输出数据的数据锁存电路(58)；检测所述数据锁存电路(58)的输出数据的错误并纠正的ECC(59)。
Description
技术领域
本发明涉及一种带纠错功能的非同步式非易失性半导体存储装置(以下称为“非易失性存储器”)、及进行用于保证其纠正延迟的纠错延迟评价的存取评价方法。
背景技术
以往，关于具有使用奇偶校验位的纠错电路(Error-Correcting-Circuit，以下称为“ECC”)的非同步式非易失性存储器(例如掩模只读存储器(以下称为“掩模ROM”)、可编程ROM(以下称为“PROM”)、电可编程只读存储器(以下称为“EPROM”)、电可擦除只读存储器(以下称为“EEPROM”)、铁电随机存取存储器(以下称为“FeRAM”)、闪存等)的相关技术，例如已知下面文献等中记载的技术。
专利文献1 日本特开平10-334696号公报
专利文献2 日本特开2005-346887号公报
图11是表示专利文献1、2等记载的以往的带纠错功能的非同步式非易失性存储器的概况的结构图。
该带纠错功能的非同步式非易失性存储器具有存储数据用的存储单元阵列10。存储单元阵列10例如具有多个字线WL、和与其正交的多个位线BL，在这些字线WL和位线BL的交叉部位分别连接着非易失性的存储单元11，并且这些存储单元11排列成矩阵状。各个存储单元11例如由晶体管构成，该晶体管的控制栅极连接字线WL，源极连接位线BL，漏极通过未图示的开关元件连接电源端子等，根据浮栅是否被注入电子，而写入数据“0”或“1”。
在多个字线WL上连接着行(row)地址译码器12，在多个位线BL上连接着列(column)地址译码器13。行地址译码器12是选择(A+1)位的输入地址Ain[A:0](A＝0，1，2，…)内的任意行地址而控制(激活)字线WL的电路。列地址译码器13是选择输入地址Ain[A:0]内的任意列地址而控制(激活)位线BL的电路，在其输出侧连接着读出放大电路(以下称为“读出放大器”)14。
读出放大器14是将来自由列地址译码器13控制的位线BL的读出信号放大、并输出被放大的信号AMP_OUT[N:0](N＝0，1，2，…)的电路，在其输出侧连接着数据锁存电路15。数据锁存电路15是锁存被放大的信号AMP_OUT[N:0]、并输出被锁存的信号LATCH_OUT[N:0]的电路，在其输出侧连接着ECC 16。ECC 16是例如像专利文献1的图4记载的电路那样，由多个“异或”门(以下称为“XOR门”)和“与”门(以下称为“AND门”)构成，输入被锁存的信号LATCH_OUT[N:0]，根据数据位和奇偶校验位来检测有无1位的错误，如果没有错误，则直接把输入信号LATCH_OUT[N:0]作为输出数据DATA_OUT[N:0]而输出，如果有错误，则通过纠正运算进行1位的纠错，并输出输出数据DATA_OUT[N:0]的电路。
图12是表示图11中的非易失性存储器的存储单元11内不存在错误时的读出动作的时序图。
在对存储单元阵列10进行读出动作的情况下，在时刻t1当被提供了输入数据Ain[A:0]时，通过行地址译码器12和列地址译码器13选择存储单元阵列10内的存储单元11。从所选择的存储单元11读出的电流在时刻t2通过读出放大器14被放大，并被判定为期待值，该判定结果的期待值信号AMP_OUT[N:0]在时刻t3，被数据锁存电路15保持。通过将期待值信号AMP_OUT[N:0]保持在数据锁存电路15中，从而将稳定后的信号LATCH_OUT[N:0]输入ECC 16。在输入到ECC 16中的信号LATCH_OUT[N:0]中不存在期待值错误(存储单元11内不存在期待值错误)时，EEC 16不执行纠正运算，所以信号LATCH_OUT[N:0]和ECC 16的输出数据ECC_OUT[N:0]几乎看不到延迟。因此，根据从ECC 16到外部输出的数据传送延迟，在时刻t4作为数据DATA_OUT[N:0]输出。
图13是表示图11中的非易失性存储器的存储单元11内存在错误时的读出动作的时序图。
假定在输入到ECC 16中的信号LATCH_OUT[N:0]存在期待值错误(存储单元11内存在期待值错误)时，在ECC 16内为了纠正期待值错误而实施运算，所以在时刻t3～t4产生延迟直到ECC 16的输出数据ECC_OUT[N:0]确定。因此，在时刻t5，数据输出DATA_OUT[N:0]也收到ECC 16的纠正延迟，输出的确定被延迟。
在图11所示的以往的带纠错功能的非同步式非易失性存储器中，如图13所示，在输入到ECC 16的信号LATCH_OUT[N:0]存在期待值错误时，在时刻t5，数据输出DATA_OUT[N:0]也收到ECC 16的纠正延迟，输出的确定被延迟。因此，例如在从存储器生产商向用户出货之前，需要实施包含了ECC 16的纠正延迟的存取评价。即，需要在包含了ECC 16的纠正延迟的存取定时，来评价构成非易失性存储器的各个存储单元11的读出数据。
其原因如下，例如，根据构成非易失性存储器的各个存储单元11的浮栅是否被注入电子，而写入数据“0”或“1”。在由被写入了这些数据中的任一方的各个存储单元11构成的非易失性存储器出厂(批量出厂)后，由于保持(Retention)特性的变化，有时注入到浮栅的电子被消去，导致本来应该被写入的值发生变化。要推测这种现象发生于哪个存储单元11是很困难的。换言之，无论在哪个存储单元11，都有可能产生因保持特性的变化造成的数据的变化。由于需要假定这种产品出厂后的保持特性发生了变化时的状况，所以在产品出厂之前，需要在设定为构成非易失性存储器的各个存储单元11的数据发生了变化(产生了错误)的状态后进行读出数据的评价(产生这种错误的状态伴随有ECC 16的纠正延迟)。
但是，在以往的非易性存储器中，存储器生产商事先通过存储器测试去除次品，所以在产品出厂前在存储单元11内一般不存在期待值错误，只实施图12所示的定时的存取评价。另外，存在以下课题：即对存储在存储单元11内的随机图案(pattern)的所有期待值错误图案，不能在包含了由于ECC 16的运算产生的纠正延迟的图13所示的定时进行存取评价。
发明内容
本发明的目的在于，例如为了在产品出厂前实施包含了ECC的纠正延迟的存取评价，而附加有意使读出数据产生错误、即有意地使读出数据发生改变的功能，由此解决以往的课题。
本发明的非易失性存储器具有：排列有多个非易失性存储单元的存储单元阵列；根据输入地址，非同步地读出存储在所述存储单元阵列中的数据并输出的读出单元；锁存所述读出单元的输出数据并输出锁存后的数据的数据锁存电路；检测所述数据锁存电路的输出数据的错误并纠正的ECC；根据所述输入地址，选择错误位置并输出错误位置选择信号的错误位置选择电路；和错误产生电路。
所述错误产生电路是如下电路：其输入表示测试模式的测试模式信号，在所述测试模式信号为激活状态时，响应所述错误位置选择信号，使所述读出单元的输出数据中的一部分数据或所述数据锁存电路的输出数据中的一部分数据变为错误数据，提供给后面的电路，在所述测试模式信号为非激活状态时，直接将所述读出单元的输出数据或所述数据锁存电路的输出数据传送给所述后面的电路。
本发明的非易失性存储器的存取评价方法包括：第1步骤，在该步骤中，根据输入地址，非同步地读出存储在排列有多个非易失性存储单元的存储单元阵列中的数据；第2步骤，在该步骤中，在测试模式时，响应表示根据所述输入地址而选择的1位的错误位置的错误位置选择信号，使所述非同步地读出的数据中的1位数据为错误数据，锁存包含该错误数据的所述读出的数据；第3步骤，在该步骤中，将所述锁存的数据输入到ECC中，通过所述ECC检测1位的错误并纠正；以及第4步骤，在该步骤中，重复所述第1步骤～第3步骤，进行包含了输入到所述ECC中的所有错误图案(pattern)或预定的错误图案的延迟的存取评价。
本发明的另一非易失性存储器的存取评价方法包括：第1步骤，在该步骤中，根据输入地址，非同步地读出存储在排列有多个非易失性存储单元的存储单元阵列中的数据；第2步骤，在该步骤中，锁存所述非同步地读出的数据，在测试模式时，响应表示根据所述输入地址而选择的1位的错误位置的错误位置选择信号，使所述锁存的数据中的1位数据为错误数据，输出包含该错误数据的所述锁存的数据；第3步骤，在该步骤中，将包含该错误数据的所述锁存的数据输入到ECC中，通过所述ECC检测1位的错误并纠正；以及第4步骤，在该步骤中，重复所述第1步骤～第3步骤，进行包含了输入到所述ECC中的所有错误图案或预定的错误图案的延迟的存取评价。
根据本发明的非易失性存储器及其存取评价方法，有意地使读出数据产生错误，所以能够对存储在存储单元内的随机图案中的所有期待值错误图案、或预定的期待值错误图案，在包含了由于ECC的运算产生的纠正延迟的预定定时可靠地进行存取评价。
附图说明
图1是表示本发明的实施例1的带纠错功能的非同步式非易失性存储器的概要结构图。
图2是表示图1中的1位错误位置选择电路40的一例的概要结构图。
图3是表示图1中的1位错误产生电路50的一例的概要结构图。
图4是表示图1中的非易失性存储器的存取评价方法的概要流程图。
图5是通过图1中的1位错误产生电路50产生1位的错误时的时序图。
图6是表示图4中的存取评价方法的具体处理步骤的流程图。
图7是表示本发明的实施例2的带纠错功能的非同步式非易失性存储器的概要结构图。
图8是表示图7中的1位错误产生电路50A的一例的概要结构图。
图9是表示图7中的非易失性存储器的存取评价方法的概要流程图。
图10是表示本发明的实施例3的存取评价方法的具体处理步骤的流程图。
图11是表示以往的带纠错功能的非同步式非易失性存储器的概要结构图。
图12是表示图11中的非易失性存储器的存储单元11内不存在错误时的读出动作的时序图。
图13是表示图11中的非易失性存储器的存储单元11内存在错误时的读出动作的时序图。
标号说明
20存储单元阵列；21存储单元；25行地址译码器；30列地址译码器；32读出放大器(读出放大电路)；40 1位错误位置选择电路；45测试命令电路；50、50A 1位错误产生电路；58数据锁存电路；59ECC(纠错电路)。
具体实施方式
非易失性存储器具有：排列有多个非易失性存储单元的存储单元阵列；根据输入地址，非同步地读出存储在所述存储单元阵列中的数据并输出的读出单元；根据所述输入地址，选择错误位置并输出错误位置选择信号的错误位置选择电路；输入表示测试模式的测试模式信号，在所述测试模式信号为激活状态时，响应所述错误位置选择信号，使所述读出单元的输出数据中的一部分数据为错误数据并输出，在所述测试模式信号为非激活状态时，直接输出所述读出单元的输出数据的错误产生电路；锁存所述错误产生电路的输出数据并输出锁存后的数据的数据锁存电路；检测所述数据锁存电路的输出数据的错误并纠正的ECC。
[实施例1]
(实施例1的结构)
图1是表示本发明的实施例1的带纠错功能的非同步式非易失性存储器的概要结构图。
该带纠错功能的非同步式非易失性存储器由EPROM等构成，具有数据存储用的存储单元阵列20。存储单元阵列20具有(X+1)条的多个字线WL(X＝1，2，3，…)(例如127+1＝128条字线WL0～WL127)，和与它们正交的(Y+1)条的多个位线BL(Y＝1，2，3，…)(例如127+1＝128条位线BL0～BL127)，非易失性存储单元21(＝21[Y:0]-0～21[Y:0]-X，例如21[127:0]-0～21[127:127]-0，21[127:0]-1～21[127:127]-1，…，21[127:0]-127～21[127:127]-127)分别连接在这些字线WL和位线BL的交叉位置，并排列成矩阵状。各个存储单元21例如由MOS晶体管构成，该晶体管的控制栅极连接字线WL，源极连接位线BL，漏极经由未图示的开关元件连接电源端子等，根据浮栅是否被注入电子，来写入数据“0”或“1”。
在多条字线WL上连接着行(row)地址译码器25，在多条位线BL上也连接着列(column)地址译码器30。行地址译码器25是从输入地址Ain[A:0]中选择任意的行地址并控制(激活)字线WL的电路。列地址译码器30是从输入地址Ain[A:0]中选择任意的列地址并控制(激活)位线BL的电路，例如，由根据所选择的列地址而变为导通状态的多个(M+1)MOS晶体管31(＝31-0～31-M(M＝1，2，3，…)，例如31-0～31-127)构成，在其输出侧连接着读出放大器32。利用这些行地址译码器25、列地址译码器30和读出放大器32构成读出单元。
读出放大器32是将来自由列地址译码器30控制的位线BL的读出信号放大、并输出被放大的信号AMP_OUT[N:0]的电路，在其输出侧上连接着由错误位置选择电路(例如1位错误位置选择电路)40、和测试命令电路45的输出信号来控制的错误产生电路(例如(N+1)＝[N:0]个1位错误产生电路)50。1位错误位置选择电路40是从输入地址Ain[A:0]中选择1位错误产生位置，向(N+1)个1位错误产生电路50输出1位错误位置选择信号Fail_bit_Select[N:0]的电路。测试命令电路45是向(N+1)个1位错误产生电路50输出表示测试模式的测试模式信号ECCFUNCTION的电路。
(N+1)个1位错误产生电路50是如下的电路：其输入测试模式信号ECCFUNCTION，在该测试模式信号ECCFUNCTION为激活状态时，响应1位错误位置选择信号Fail_bit_Select[N:0]，输出使被放大的读出信号AMP_OUT[N:0]中的一部分(例如1位)的数据为错误数据的1位错误信号Error_signal、和其他N位的读出信号即锁存输入信号LATCH_IN[N-1:0]，在测试模式信号ECCFUNCTION为非激活状态时，把被放大的读出信号AMP_OUT[N:0]直接作为锁存输入信号LATCH_IN[N:0]来输出，在其输出侧连接着数据锁存电路58。数据锁存电路58是如下的电路：其在预定的定时锁存(N+1)个1位错误产生电路50的输出信号，并输出(N+1)位的ECC输入信号ECC_IN[N:0]或(1位错误信号Error_signal+N位的ECC输入信号ECC_IN[N-1:0])，在其输出侧连接着ECC 59。
ECC 59例如像专利文献1的图4记载的那样，由多个XOR门和AND门等构成，是如下的电路：其输入数据锁存电路58的输出信号，根据数据位和奇偶校验位来检测例如有无1位的错误，如果没有错误，则直接把输入信号作为输出数据DATA_OUT[N:0]来输出，如果有错误，则通过纠正运算进行1位的错误纠正，输出作为ECC输出信号ECC_OUT[N:0]的输出数据DATA_OUT[N:0]。
图2是表示图1中的1位错误位置选择电路40的一例的概要结构图。
该1位错误位置选择电路40由以下部分构成：将(A+1)位的输入地址Ain[A:0](＝Ain[0]，Ain[1]，Ain[2]，…)反转的(A+1)个反相器41(＝41-0～41-N)；求出(A+1)位的输入地址Ain[A:0]与(A+1)个反相器41的输出信号的预定组合的“与非”值的2A+1个(A+1)输入的“与非”门(以下称为“NAND门”)42(＝42-0～42-2A+1)；将各个NAND门42的输出信号反转并输出(2A+1+1)(其中，2A+1＝N)位的错误位置选择信号Fail_bit_Select[N:0](＝Fail_bit_Select[0]，Fail_bit_Select[1]，Fail_bit_Select[2]，Fail_bit_Select[3]，…)的2A+1个反相器43(＝43-0，43-1，43-2，43-3，…)。
图3是表示图1中的1位错误产生电路50的一例的概要结构图。
该1位错误产生电路50由以下部分构成：求出测试模式信号ECCFUNCTION与错误位置选择信号Fail_bit_Select[N:0]的“与非”值的2输入的NAND门51；将该NAND门51的输出信号反转的反相器52；将被放大的读出信号AMP_OUT[N]反转的反相器53；求出反相器52和53的输出信号的“与非”值的2输入的NAND门54；求出NAND门51的输出信号与读出信号AMP_OUT[N]的“与非”值的2输入的NAND门55；求出该NAND门54和55的“与非”值，并输出锁存输入信号LATCH_IN[N]的2输入的NAND门56。
(实施例1的动作)
图4是表示图1中的非易失性存储器的存取评价方法的概要流程图，图5是通过图1中的1位错误产生电路50产生1位的错误时的时序图。
当从外部提供了输入地址Ain[N:0]而开始读出动作时(图4中的步骤S1，图5中的时刻t1)，通过行地址译码器25和列地址译码器30选择任意的存储单元21，存储在该存储单元21中的数据被读出(图4中的步骤S2)，该读出的数据通过读出放大器32被放大，输出被放大的读出信号AMP_OUT[N:0](图4中的步骤S3，图5中的时刻t2)。根据输入地址Ain[N:0]，从图2中的1位错误位置选择电路40输出错误位置选择信号Fail_bit_Select[N:0]。
在正常的读出动作的情况下(图4中的步骤S4的“是”)，从测试命令电路45输出的测试模式信号ECCFUNCTION未被激活，在图3中的1位错误产生电路50中，被放大的读出信号AMP_OUT[N]通过ANAD门55、56被直接传送，输出锁存输入信号LATCH_IN[N]，并保持在数据锁存电路58中(图4中的步骤S6)。如果从数据锁存电路58输出的数据ECC_IN[N:0]有错误，则通过ECC 59纠正1位的错误(图4中的步骤S7)，如果数据ECC_IN[N:0]没有错误，则不进行纠正(图4中的步骤S8的“否”)，而直接作为输出数据DATA_OUT[N:0]来输出。这样，在正常的读出动作的情况下，被放大的读出信号AMP_OUT[N:0]通过1位错误产生电路50被直接传送给数据锁存电路58，所以正常的读出动作可以没有问题地顺利执行。
与此相对，在不正常的读出动作的情况下(图4中的步骤S4的“否”)，从测试命令电路45输出的测试模式信号ECCFUNCTION被激活，选择任意的图3中的1位错误产生电路50。在所选择的图3中的1位错误产生电路50中，被放大的读出信号AMP_OUT[N]通过反相器53和ANAD门54、56被反转，输出锁存输入信号LATCH_IN[N](图4中的步骤S5)，所以保持在数据锁存电路58中的数据成为包含1位错误的信号(图4中的步骤S6，图5中的时刻t3)。
因此，输入到ECC 59中的数据ECC_IN[N:0]也成为包含1位错误的信号，在ECC 59中发生用于纠正错误的运算(图4中的步骤S7，图5中的时刻t4)，所以能够在图5中的时刻t5所示的包含了延迟的存取定时进行输出数据DATA_OUT[N:0]的评价(图4中的步骤S8)。另外，由于能够通过任意的1位错误产生电路50使任意的1位产生错误，所以能够重复针对其他存储单元21的读出动作(从图4中的步骤S9返回步骤S2)，进行包含了输入到ECC 59中的所有错误图案的延迟的存取评价(图4中的步骤S9的评价结果)。
图6是表示图4中的存取评价方法的具体处理步骤的流程图。
在图1的非易失性存储器中，1位错误位置选择电路40可以选择任意的位置，所以能够对一个数据块(例如，在字线WL1上连接了栅极的存储单元21[Y:0]-1～21[Y:Y]-1中，在Y＝127时，128位数据[127:0]-1为一个数据块)，进行1位纠正延迟评价。
即，图1中的ECC 59构成为纠正(N+1)位内的1位错误信号Error_signal，所以1位错误产生电路50和数据锁存电路58的输出信号均成为1位错误信号Error_signal和N位的锁存输出信号ECC_IN[N-1:0]。
因此，在一个数据块(例如，当存在(X+1)＝128个与一个字线WL0连接的存储单元21时，为128个数据的数据块)的情况下，通过(X+1)＝128个的1位错误产生电路50，使第1个存储单元21[127:0]-0产生错误并进行ECC输出后(图6中的步骤S10～S13)，使第2个存储单元21[127:1]-0产生错误并再次进行ECC输出(图6中的步骤S14、S15)。同样使第3个存储单元21[127:2]-0、第4个存储单元21[127:3]-0、…第128个存储单元21[127:127]-0产生错误并分别进行ECC输出(图6中的步骤S14～S20)。并且，在各个步骤S13、S15、S17、S19中判定为“否”时，判断为是次品(FAIL)。这样，在包含了纠正延迟的定时，进行来自针对一个字线WL0的所有存储单元21[127:0]-0～21[127:127]-0的读出数据的评价。另外，关于字线WL1、WL2、WL3、…、WLX的读出数据的评价，也进行与关于上述字线WL0的读出数据的评价相同的评价(图6中的步骤S21)。
(实施例1的效果)
根据本实施例1，在读出放大器32和数据锁存电路58之间设置1位错误产生电路50，因而可以使输入到ECC 59中的数据ECC_IN[N:0]任意地产生1位错误信号Error_signal。因此，通过在产品出厂前事前评价ECC 59的纠正延迟，从而可以进行满足存取规格的样品的评价。
[实施例2]
(实施例2的结构)
图7是表示本发明的实施例2的带纠错功能的非同步式非易失性存储器的概要结构图，对与表示实施例1的图1中的要素相同的要素赋予相同的标号。
在实施例1的非易失性存储器中，将1位错误产生电路50配置在读出放大器32和数据锁存电路58之间，所以在正常读出时，被放大的读出信号AMP_OUT[N:0]在被输入数据锁存电路58之前必须通过1位错误产生电路50，所以被放大的读出信号AMP_OUT[N:0]有可能不能稳定地保持在数据锁存电路50中。
因此，在本实施例2的非易失性存储器中，变更实施例1的1位错误产生电路50的配置，将结构与其相同的1位错误产生电路50A配置在数据锁存电路58和ECC 59之间。存在与ECC输入信号ECC_IN[N:0]对应的数量的1位错误产生电路50A，与实施例1相同，其分别被输入由1位错误位置选择电路40产生的1位错误位置选择信号Error_bit_select[N:0]、和由测试命令电路45产生的测试模式信号ECCFUNCTION。其他结构与实施例1相同。
图8是表示图7中的1位错误产生电路50A的一例的概要结构图，对与实施例1的图3中的要素相同的要素赋予相同标号。
该1位错误产生电路50A由以下部分构成：求出测试模式信号ECCFUNCTION与错误位置选择信号Fail_bit_Select[N:0]的“与非”值的2输入的NAND门51；将该NAND门51的输出信号反转的反相器52；将锁存输出信号LATCH_OUT[N]反转的反相器53；求出反相器52和53的输出信号的“与非”值的2输入的NAND门54；求出NAND门51的输出信号与读出信号LATCH_OUT[N]的“与非”值的2输入的NAND门55；求出该NAND门54和55的“与非”值并输出ECC输入信号ECC_IN[N]的2输入的NAND门56。
(实施例2的动作)
图9是表示图7中的非易失性存储器的存取评价方法的概要流程图，对与表示实施例1的图4中的要素相同的要素赋予相同标号。
当从外部提供了输入地址Ain[N:0]而开始读出动作时(图9中的步骤S1，图5中的时刻t1)，通过行地址译码器25和列地址译码器30选择任意的存储单元21，存储在该存储单元21中的数据被读出(图9中的步骤S2)。读出的数据通过读出放大器32被放大，输出被放大的读出信号AMP_OUT[N:0](图9中的步骤S3，图5中的时刻t2)，并保持在数据锁存电路58中(图9中的步骤S6，图5中的时刻t3)。根据输入地址Ain[A:0]，从1位错误位置选择电路40输出错误位置选择信号Fail_bit_Select[N:0]。
在正常的读出动作的情况下(图9中的步骤S4的“是”)，从测试命令电路45输出的测试模式信号ECCFUNCTION未被激活，在图8中的1位错误产生电路50A中，锁存输出数据LATCH_OUT[N:0]通过ANAD门55、56被直接传送，输出ECC输入数据ECC_IN[N:0]。如果ECC输入数据ECC_IN[N:0]中有错误，则通过ECC 59纠正1位的错误(图9中的步骤S7)，如果数据ECC_IN[N:0]中没有错误，则不进行纠正(图9中的步骤S8的“否”)，而直接作为输出数据DATA_OUT[N:0]来输出。这样，在正常的读出动作的情况下，锁存输出数据LATCH_OUT[N:0]通过1位错误产生电路50A被直接传送给ECC 59，所以正常的读出动作可以没有问题地顺利执行。
与此相对，在不正常的读出动作的情况下(图9中的步骤S4的“否”)，从测试命令电路45输出的测试模式信号ECCFUNCTION被激活，选择任意的图8中的1位错误产生电路50A。在所选择的图8中的1位错误产生电路50A中，锁存输出数据LATCH_OUT[N]通过反相器53和ANAD门54、56被反转，输出ECC输入数据ECC_IN[N](图9中的步骤S5)，所以该数据ECC_IN[N]成为包含1位错误的信号。
因此，输入到ECC 59中的数据ECC_IN[N:0]也成为包含1位错误的信号，在ECC 59中发生用于纠正错误的运算(图9中的步骤S7，图5中的时刻t3～t4)，所以能够在图5中的时刻t5所示的包含了延迟的存取定时进行输出数据DATA_OUT[N:0]的评价(图9中的步骤S8)。另外，由于能够通过任意的1位错误产生电路50A使任意的1位产生错误，所以能够重复针对其他存储单元21的读出动作(从图9中的步骤S9返回步骤S2)，进行包含了输入到ECC 59中的所有错误图案的延迟的存取评价(图9中的步骤S9的评价结果)。
另外，图9的存取评价方法的具体处理步骤与实施例1的图6所示的流程图大致相同地执行。
(实施例2的效果)
根据本实施例2，在数据锁存电路58和ECC 59之间设置了1位错误产生电路50A，所以能够将通过读出放大器32放大的读出信号AMP_OUT[N:0]稳定地保持在数据锁存电路58中。另外，可以使输入到ECC 59中的数据ECC_IN[N:0]任意地产生1位错误信号Error_signal，所以通过在产品出厂前事前评价ECC 59的纠正延迟，可以实现满足存取规格的样品的评价。
(实施例3)
在分别表示实施例1、2的图1、图7的非易失性存储器中，1位错误位置选择电路40可以选择任意的位置，所以如图6中的流程图所示，可以对一个数据块(例如，在字线WL0上连接了栅极的存储单元21[Y:0]-0～21[Y:Y]-0中，在Y＝127时，128位数据[127:0]-1为一个数据块)，进行1位纠正延迟评价。但是，在这种存取评价方法中，因为例如单纯地对一个数据块实施128次纠正动作，所以纠正延迟测试时间成为128倍，不仅测试时间延长，电路规模也增大。
因此，在本实施例3中，为了缩短测试时间，并且缩小电路规模，对一个数据块不实施全部位救济测试，而按照下面所述，对每个数据块错开1位错误位置来进行评价。
图10是表示本发明的实施例3的存取评价方法的具体处理步骤的流程图。
在本实施例3的非易失性存储器中，例如沿用用于选择由多路调制器等构成的列地址译码器30的信号，作为在图1和图7中用于选择1位错误位置选择电路40的信号，缩小了电路规模。因此，由1位错误位置选择电路40产生的1位错误位置选择信号Fail_bit_Select[N:0]与列地址译码器30连动，所以产生错误的位置因数据块而不同。
例如，在字线WL的数量X为128条、与各个字线WL连接的存储单元21为(Y+1)＝128个时，通过(N+1)＝128个1位错误产生电路50(或50A)，使第1个存储单元21[127:0]-0产生错误，并进行ECC输出(图10中的步骤S30～S32)，使第2个存储单元21[127:1]-1产生错误，并再次进行ECC输出(图10中的步骤S33、S34)，…，同样使第128个存储单元21[127:127]-127产生错误，并进行ECC输出(图10中的步骤S35、S36)。这样，在包含了纠正延迟的定时，进行来自针对各个字线WL0～WL127的各一个存储单元21[127:0]-0、21[127:1]-1、…、21[127:127]-127的读出数据的评价(图10中的步骤S37)。并且，在各个步骤S32、S34、S36中判断为“否”时，由于未实现存取，判断为次品(FAIL)。
另外，可以对所有数据块进行1位纠正，测试时间与存储单元21的比较测试大致相同。
根据本实施例3，可以缩短测试时间，并且可以减小电路规模。
(变形例)
本发明不限于上述实施例1～3，可以实现各种应用方式及变形。关于这些应用方式及变形例，例如可以列举以下所示的(a)～(c)。
(a)带纠错功能的非同步式非易失性存储器除了EPROM等之外，还可以适用于掩模ROM、PROM、EEPROM、FeROM、闪存等其他非易失性存储器，只要相应地将存储单元阵列20及其周边电路变更为图示以外的电路结构即可。
(b)图2中的1位错误位置选择电路40和图3、图8中的1位错误产生电路50、50A，也可以变更为图示以外的电路结构。
(c)图4、图6、图9、图10所示的存取评价方法的处理步骤也可以变更为图示以外的处理内容。
Claims (6)
1.一种非易失性半导体存储装置，其特征在于，该非易失性半导体存储装置具有：
存储单元阵列，其排列有多个非易失性存储单元；
读出单元，其根据输入地址，非同步地读出存储在所述存储单元阵列中的数据并输出；
数据锁存电路，其锁存所述读出单元的输出数据并输出锁存后的数据；
纠错电路，其检测所述数据锁存电路的输出数据的错误并进行纠正；
错误位置选择电路，其根据所述输入地址，选择错误位置并输出错误位置选择信号；和
错误产生电路，其输入表示测试模式的测试模式信号，在所述测试模式信号为激活状态时，响应所述错误位置选择信号，使所述读出单元的输出数据中的一部分数据或所述数据锁存电路的输出数据中的一部分数据变为错误数据，提供给后面的电路，在所述测试模式信号为非激活状态时，直接将所述读出单元的输出数据或所述数据锁存电路的输出数据传送给所述后面的电路。
2.一种非易失性半导体存储装置，其特征在于，该非易失性半导体存储装置具有：
存储单元阵列，其排列有多个非易失性存储单元；
读出单元，其根据输入地址，非同步地读出存储在所述存储单元阵列中的数据并输出；
错误位置选择电路，其根据所述输入地址，选择错误位置并输出错误位置选择信号；
错误产生电路，其输入表示测试模式的测试模式信号，在所述测试模式信号为激活状态时，响应所述错误位置选择信号，使所述读出单元的输出数据中的一部分数据变为错误数据并输出，在所述测试模式信号为非激活状态时，直接输出所述读出单元的输出数据；
数据锁存电路，其锁存所述错误产生电路的输出数据并输出锁存后的数据；以及
纠错电路，其检测所述数据锁存电路的输出数据的错误并进行纠正。
3.一种非易失性半导体存储装置，其特征在于，该非易失性半导体存储装置具有：
存储单元阵列，其排列有多个非易失性存储单元；
读出单元，其根据输入地址，非同步地读出存储在所述存储单元阵列中的数据并输出；
数据锁存电路，其锁存所述读出单元的输出数据并输出锁存后的数据；
错误位置选择电路，其根据所述输入地址，选择错误位置并输出错误位置选择信号；
错误产生电路，其输入表示测试模式的测试模式信号，在所述测试模式信号为激活状态时，响应所述错误位置选择信号，使所述数据锁存电路的输出数据中的一部分数据变为错误数据并输出，在所述测试模式信号为非激活状态时，直接输出所述数据锁存电路的输出数据；以及
纠错电路，其检测所述错误产生电路的输出数据的错误并进行纠正。
4.根据权利要求1～3中任一项所述的非易失性半导体存储装置，其特征在于，
所述纠错电路检测1位的错误并进行纠正，
所述错误位置选择电路根据所述输入地址，选择1位的错误位置并输出所述错误位置选择信号，
所述错误产生电路在所述测试模式信号为激活状态时，使1位的数据变为错误数据。
5.一种非易失性半导体存储装置的存取评价方法，其特征在于，该非易失性半导体存储装置的存取评价方法包括：
第1步骤，在该步骤中，根据输入地址，非同步地读出存储在排列有多个非易失性存储单元的存储单元阵列中的数据；
第2步骤，在该步骤中，在测试模式时，响应表示根据所述输入地址而选择的1位的错误位置的错误位置选择信号，使所述非同步地读出的数据中的1位数据成为错误数据，锁存包含该错误数据的所述读出的数据；
第3步骤，在该步骤中，将所述锁存的数据输入到纠错电路中，通过所述纠错电路检测1位的错误并进行纠正；以及
第4步骤，在该步骤中，重复所述第1步骤～第3步骤，进行包含了输入到所述纠错电路中的所有错误图案或预定的错误图案的延迟的存取评价。
6.一种非易失性半导体存储装置的存取评价方法，其特征在于，该非易失性半导体存储装置的存取评价方法包括：
第1步骤，在该步骤中，根据输入地址，非同步地读出存储在排列有多个非易失性存储单元的存储单元阵列中的数据；
第2步骤，在该步骤中，锁存所述非同步地读出的数据，在测试模式时，响应表示根据所述输入地址而选择的1位的错误位置的错误位置选择信号，使所述锁存的数据中的1位数据成为错误数据，输出包含该错误数据的所述锁存的数据；
第3步骤，在该步骤中，将包含所述错误数据的所述锁存的数据输入到纠错电路中，通过所述纠错电路检测1位的错误并进行纠正；以及
第4步骤，在该步骤中，重复所述第1步骤～第3步骤，进行包含了输入到所述纠错电路中的所有错误图案或预定的错误图案的延迟的存取评价。
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