CN101228478B - 光掩模图形数据生成方法、用此数据生成的光掩模及用此掩模的半导体器件制造方法 - Google Patents

光掩模图形数据生成方法、用此数据生成的光掩模及用此掩模的半导体器件制造方法 Download PDF

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Abstract

为了使用半导体器件的图形微细化，本发明提供一种为了取得光掩模的电路形成用图形的成像的聚焦深度、而使光掩模上的不可分辨辅助结构体(次分辨率辅助特征)最佳化的光掩模的制造方法及使用此光掩模的半导体器件的制造方法。为了解决上述问题，本发明提供一种光掩模的制造方法，其特征在于，包括以下工序：指定频繁地出现的主图形的屡次出现间隔，在相对于具有上述的屡次出现间隔的上述主图形的上述聚焦深度未达到规定值时，为了提高在具有上述屡次出现间隔的上述主图形间所配置的不可分辨辅助结构体的密度，而生成表示上述不可分辨辅助结构体的数据，使用表示上述主图形的数据和表示上述不可分辨辅助结构体的数据来形成上述掩模图形。

Description

光掩模图形数据生成方法、用此数据生成的光掩模及用此掩模的半导体器件制造方法
技术领域
本发明涉及一种适合于半导体器件图形的微细化的光掩模的制造方法，以及使用此光掩模的半导体器件的制造方法，尤其涉及一种为了取得光掩模的电路形成用图形的成像的聚焦深度而使光掩模上的不可分辨辅助结构体(次分辨率辅助特征)最佳化的光掩模的制造方法及使用此光掩模的半导体器件的制造方法。 
背景技术
随着半导体器件的元件尺寸的微细化，在作为半导体器件的制造工序之一的光刻工序中，由光掩模的图形，通过曝光制造的抗蚀剂图形变成在曝光中使用的照明光的波长的一半左右的图形、所谓半波长图形。因此，为了解析半波长图形，就使用一种具有高的数值孔径等、透镜性能高的曝光装置，设计出一种相对于在光掩模的图形中光邻近效应而附加辅助图形及使用作为光掩模的照明方法之一的偏轴(オフアクシス)照明方法等。 
在将偏轴方法应用到光掩模的照明方法中的情况下，设定照明光的角度(与0次衍射光的角度相同)，以便使来自光掩模的致密图形部分的0次衍射光及1次衍射光入射到透镜。于是，在偏轴方法中，即使数值孔径不那么高的透镜，此透镜也能够接受用于图形的成像所需的0次衍射光和1次衍射光的入射。 
因此，借助于光掩模的致密图形部分，即使1次衍射光也会产生非常大的衍射，也会获得提高图形成像的不可分辨清晰度所必需的聚焦深度。再有，所谓所必需的聚焦深度是指即使根据半导体器件的表面的凹凸考虑最佳焦距位置变化或器件的总焦点精度等，也能够良好地形成图形的聚焦深度。 
已提出有一种通过在光掩模上的掩模图形间设置不可分辨界限以下的不可分辨辅助结构体(次分辨率辅助特征)、即使是来自稀疏的图形部分的 成像也确保所必需的聚焦深度的技术。 
根据此技术，曝光掩模(光掩模)由玻璃、及附在玻璃面上的由铬(Cr)构成的多个掩模图形构成。此掩模图形包含根据设计图形实施变形的主图形，以便抵消光及蚀刻导致的邻近效应等。此外，根据按照其主图形间的距离预先设定的规则来设计掩模图形，其包含辅助具有不可分辨界限以下的宽度的主图形的不可分辨的辅助图形。因此，由于辅助图形的存在，所以稀疏的主图形部分的光学图像接近致密主图形部分的光学图像，因此，即使在稀疏的主图形部分，也能够确保接近致密主图形部分的聚焦深度(例如，专利文献1)。 
专利文献1：JP特开2001-100390 
发明内容
但是，即使根据预先设定的规则产生辅助图形的情况下，也不能在全部的主图形中得到较大的聚焦深度。例如，在按照主图形间的距离逐步增加辅助图形个数的情况下，相对于在辅助图形的个数开始增加的空间能够得到大的聚焦深度，在与此空间不一致的空间聚集深度的提高却变小。因此，虽然是不具有这种空间的疏的掩模图形，但处于重要掩模图形的情况下，也存在不能确保聚集深度的问题。 
因此，本发明的课题在于，提供一种相对于重要且疏的掩模图形为确保聚焦深度而使辅助图形的设定最佳化的光掩模的制造方法。 
再有，所谓重要且疏的掩模图形是指例如在实际的器件图形中与具有屡次出现空间的图形或具有屡次出席的宽度的图形相关联的掩模图形。 
为了解决上述课题，第一发明提供一种光掩模的图形数据的生成方法，由计算机执行，该生成方法的特征在于，包括：指定工序，基于能够由计算机处理的表示主图形的图形数据，来识别上述图形数据中所含的主图形之间的间隔，将上述主图形之间的间隔分类，对分类后的上述主图形的间隔的出现次数进行累加，从而指定一个以上的屡次出现间隔的组，其中，上述主图形是相邻接而用于向晶片上转印的主图形，设定规则决定工序，决定与辅助图形的配置相关的设定规则，上述辅助图形是与上述主图形邻接且不向晶片上转印的图形，该设定规则能够由计算机处理，评价工序，针对上述一个以 上的屡次出现间隔的组所含的主图形，应用上述设定规则，来评价在该主图形之间生成辅助图形时的聚焦深度，配置规则决定工序，决定与上述一个以上的屡次出现间隔的组相关的上述辅助图形的配置规则，并且该配置规则的聚焦深度大于应用了上述设定规则的聚焦深度，该配置规则能够由计算机处理，基于上述配置规则来生成辅助图形的工序。 
另外，还提供一种光掩模的图形数据的生成方法，由计算机执行，该生成方法的特征在于，包括：指定工序，基于能够由计算机处理的表示主图形的图形数据，来识别上述图形数据中所含的主图形之间的间隔，将上述主图形之间的间隔分类，对分类后的上述主图形的间隔的出现次数进行累加，从而指定一个以上的屡次出现间隔的组，其中，上述主图形是相邻接而用于向晶片上转印的主图形，设定规则决定工序，决定与辅助图形的配置相关的设定规则，上述辅助图形是与上述主图形邻接且不向晶片上转印的图形，该设定规则能够由计算机处理，评价工序，针对上述一个以上的屡次出现间隔的组所含的主图形，应用上述设定规则，来评价在该主图形之间生成辅助图形时的聚焦深度，配置规则决定工序，决定与上述一个以上的屡次出现间隔的组相关的上述辅助图形的配置规则，并且该配置规则的聚焦深度大于应用了上述设定规则的聚焦深度，该配置规则能够由计算机处理，修正工序，根据上述聚焦深度修正上述辅助图形的图形数据。此外，第二发明提供一种使用第一发明的光掩模图形数据来生成的光掩模。
上述发明具有以下效果。 
在上述第一发明的光掩模图形数据的生成方法中，指定主图形具有且屡 次出现一位置关系，生成按照此主图形生成的辅助图形的图形数据。于是，就能够生成最佳的辅助图形。 
第二发明的光掩模，由于用表示表示主图形和最佳的辅助图形的图形数据来生成，所以能够使半导体器件的制造最佳化。 
附图说明
图1是表示第一实施例的分划板(reticule)的制造方法的工序的流程图。 
图2是说明设计数据的内容图。 
图3是说明屡次出现间隔的指定3的工序图。 
图4是说明设定辅助图形的工序图。 
图5是用于说明“评价聚焦深度的工序”图。 
图6是说明再设定辅助图形的工序图。 
图7是表示图6的辅助图形的再配置的效果图。 
图8是对使用在图1的分划板图形形成工序中使用的图形描绘装置、及设计数据和辅助图形数据进行的、分划板图形形成工序进行说明的图。 
图9是为了说明上述的不同点而对第二实施例的分划板的制造方法进行说明的图。 
图10是为了说明上述的不同点而对第三实施例的分划板的制造方法进行说明的图。 
图11是为了说明上述的不同点而对第四实施例的分划板的制造方法进行说明的图。 
图12是对利用通过图1的流程图所示的工序制造出的分划板的半导体器件的制造方法进行说明的图。 
图13是说明利用用于通过图1的流程图所示的工序制造出的栅电极图形的分划板的半导体器件的制造方法的效果图。 
附图标记说明 
2a设计数据，2b半导体器件的标准单元及自定义宏单元布局数据，3“屡次出现间隔的指定”工序，4“辅助图形设定”工序，5“聚焦深度评价”工序，6“辅助图形再设定”工序，8“分划板图形形成”工 序，10、11、12、13、14、15邻接配置的2个MOS晶体管的平面图，16栅电极图形，17接触窗图形，18划定晶体管的界限图形，20、21、22、23、24、25栅电极图形，30  图表，31、32、33、34、35、36MOS晶体管的平面图，37由黑菱形和与其连接的线组成的折线，38、39、40、41、42、43折线的峰值部分，40配置辅助图形的规则表，41、42、43适用第一规则的MOS晶体管的图形实例，44适用第二规则的MOS晶体管的图形实例，45适用第一规则情况下的主图形和辅助图形的配置例子，46适用第二规则情况下的主图形和辅助图形的配置例子，47适用第三规则情况下的主图形和辅助图形的配置例子，50图表，51白方形和与其连接的折线，52白三角和与其连接的折线，53、54、55、56MOS晶体管图的例子，60用于提高辅助图形密度的配置规则表，61栅电极的间隔成为最小间隔的MOS晶体管的图形实例，62栅电极的间隔成为S1的MOS晶体管的图形实例，63栅电极的间隔成为F1以上不到S2的MOS晶体管的图形实例，64栅电极的间隔成为S2的MOS晶体管的图形实例，65栅电极的间隔为不到S1时的主图形及辅助图形的配置例子，67栅电极的间隔为S1以上不到S2时的主图形及辅助图形的配置例子，68栅电极的间隔为S2以上的主图形及辅助图形的配置例子，71黑方形和与其连接的折线，72白三角和与其连接的折线，73、74、75、76 MOS晶体管的图形实例，85图形描绘装置的控制部，86图形描绘装置的光束照射部，87光束控制器，88透镜控制器，89光束熄灭控制器，90偏转控制器，91控制器，92载物台控制器，93光束照射部，94静电透镜，95光束熄灭，96偏转，97静电透镜，98分划板，99载物台，100设计数据及辅助图形数据，101光掩模的石英基板，102分划板的石英基板上的金属薄膜，103抗蚀剂，104进行光束照射的抗蚀剂部分，105光束照射结束后的剖面图，106抗蚀剂93去除后的剖面图，107金属薄膜102的蚀刻后的剖面图，108抗蚀剂图形去除后的剖面图，110设计数据，111、112包含半导体器件的接触图形的MOS晶体管的图形实例，113预定的辅助图形的设定规则表，114有关第二实施例的分划板的制造方法的流程图，115用于提高辅助图形密度的配置规则表，116分划板制造开始，117屡次出现间隔的指定，118标准单元及自定义宏单元布局数据，119辅助图形设定，120聚焦深度评价， 121辅助图形再设定，122分划板图形形成，123分划板制造结束，129设计数据，130布线栅格，131、132、133半导体器件的布线图，134预定的辅助图形的设定规则表，135有关第三实施例的分划板的制造方法的流程图，136用于提高辅助图形密度的配置规则表，137分划板制造开始，138屡次出现间隔的指定，139标准单元及自定义宏单元布局数据，140辅助图形设定，141聚焦深度评价，142辅助图形再设定，143分划板图形形成，144分划板制造结束，150设计数据，151通路栅格，152半导体器件的布线图，153、154、155、156、及157半导体器件的通路图形，158预定的辅助图形的设定规则表，159有关第四实施例的分划板的制造方法的流程图，160用于提高辅助图形密度的配置规则表，161用于提高辅助图形密度的配置规则表，169分划板制造开始，162屡次出现间隔的指定，163标准单元及自定义宏单元布局数据，164辅助图形设定，165聚焦深度评价，166辅助图形再设定，167分划板图形形成，168分划板制造结束，170照明，171分划板，172投影透镜，173抗蚀剂，174形成图形的材料层，175半导体基板，176通过曝光硬化的抗蚀剂，177抗蚀剂曝光后的剖面图，178去除多余的抗蚀剂后的剖面图，179蚀刻后的剖面图，180去除全部抗蚀剂后的剖面图，185图表，186白三角和与其连接的折线，187黑菱形和与其连接的折线，188、189、190、191MOS晶体管图形的例子 
具体实施方式
下面，说明本发明的第一实施例、第二实施例、第三实施例、第四实施例及第五实施例。 
(第一实施例) 
使用图1、图2、图3、图4、图5、图6、图7和图8，说明第一实施例的分划板的制造方法。在此，第一实施例的分划板是用于形成半导体器件的MOS晶体管的栅电极图形的分划板。此外，分划板是光掩模的一种，通常是指在石英玻璃上形成由金属薄膜、例如铬(Cr)的薄膜构成的图形的结构。而且，在作为制造半导体器件的工序之一的光刻工序中，为了将分划板的图形转印到涂敷在半导体器件上的抗蚀剂上而使用分划板。此外，所转印的抗 蚀剂图形作为对半导体器件上的材料进行蚀刻的掩模来使用。其结果，形成半导体器件的电路图形。 
图1是表示第一实施例的分划板制造方法的工序的流程图。而且，在图1中，2a表示设计数据，2b表示半导体器件的标准单元及自定义宏单元布局数据(カスタムマクロセルレイアウトデ一タ)，2c表示是设计规则，3表示“屡次出现间隔的指定”工序，4表示“设定辅助图形”工序，5表示“评价聚焦深度”工序，6表示“辅助图形再设定”工序，7表示“OPC(opticalProximity correction：光学邻近效应校正)处理”的工序，8表示“形成分划板图形”工序。 
在此，设计数据2a是表示半导体器件的电路图形的数据、或从表示上述的电路图形的数据中抽取的表示主图形的数据。主图案是半导体器件的电路图形内，通过一次的光刻工序生成的图形。而且，辅助图形是一种用于辅助将主图形转印到半导体器件的抗蚀剂上的图形，由于不可分辨，所以不转印在抗蚀剂上，被称为所谓的未分辨辅助结构体(SRAF：Sub Resolution Assistfeature，次分辨率辅助特征)。此外，将辅助图形与主图形一起实施后面说明的OPC处理，成为分划板上的金属薄膜图形。 
此外，半导体器件的标准单元及自定义宏单元布局数据2b是指作为构成基本逻辑电路等物理形状的布局数据。 
设计规则2c是用于利用光刻技术可靠地形成半导体器件的电路图形的规则，例如是规定MOS晶体管的栅极图形的最小间隔、栅极图形的最小线宽、栅极图形和接触窗的最小间隔的规则。 
屡次出现间隔的指定3的工序是利用设计规则2c及半导体器件的标准单元及自定义宏单元布局数据2b，指定在设计数据2a内所包含的主图形的间隔之内的屡次出现间隔的工序。 
设定辅助图形4的工序是根据预定上述的辅助图形的规则，设定辅助图形，生成辅助图形数据的工序。 
评价聚焦深度5的工序是通过设定辅助图形4的工序及辅助图形再设定6的工序，并基于所设定的辅助图形，评价主图形的抗蚀剂上的成像的聚焦深度的工序。 
辅助图形再设定6的工序是在具有屡次出现的间隔的主图形的成像的聚 焦深度不是必需的情况下，变更设定辅助图形的规则，以使夹在具有屡次出现的间隔的主图形间的辅助图形的密度提高的方式，再设定辅助图形，形成再设定后的辅助图形数据的工序。 
OPC处理7的工序是使用表示主图形的数据和表示辅助图形的数据，生成表示对主图形和辅助图形实施OPC处理的图形的掩模图形数据的工序。在此，OPC处理是指为了校正光邻近曝光效应引起的转印图形的变形，而预先对在转印中使用的图形进行变形的处理。 
形成分划板图形8的工序是利用上述工序，基于掩模图形数据，形成分划板的金属薄膜图形的工序。 
下面，使用图2、图3、图4、图5、图6、图7及图8，详细地说明各工序。 
图2是说明设计数据的内容的图。在此，设计数据及主图形与图1中说明的设计数据及主图形相同。 
在图2中，10、11、12、13、14、15分别表示邻接配置的2个MOS晶体管的平面图形，16表示栅电极图形，17表示接触窗图形，18是划定晶体管的界限图形，20、21、22、23、24、25表示栅电极图形。 
在此，MOS晶体管的平面图形10、11、12、13、14、15是以半导体器件的电路图形的小型化，特别是以MOS晶体管的图形小型化为目标，使用设计规则所允许的最小间隔、最小线宽形成的平面图形。 
MOS晶体管的平面图形10由矩形界限图形18、及横贯矩形界限图形18且以最小间隔平行地邻接的两个栅电极图形16构成。 
MOS晶体管的平面图形11由矩形界限(フイ一ルド)图形18、接触窗图形17及两个个栅电极图形16构成，上述两个栅电极图形16横贯矩形界限图形18、夹持接触窗17、并以最小间隔与接触窗17相邻接。 
MOS晶体管的平面图形12由使高度不同的2个矩形邻接而作为一个界限区域的界限图形18、及在每个矩形区域中横贯矩形区域的栅电极16构成。 
MOS晶体管的平面图形13由包含矩形和从矩形突出的突出部分的界限图形18、及夹持突出部分并以最小间隔与突出部分相邻接的两个栅电极图形16构成。 
MOS晶体管的平面图形14由两个界限图形18的组合、两个接触窗17 和两个栅电极图形16构成，其中，这两个界限图形18由矩形和附属于其矩形状的突出部分组成，这两个接触窗17被配置在上述各自的矩形状的突出部分上，这两个栅电极图形16分别在每个界限图形18中横贯此界限图形18。 
MOS晶体管的平面图形15由两个界限图形18、两个接触窗17和两个栅电极图形16构成，其中这两个界限图形18为矩形且相邻接，这两个接触窗17分别被配置在每个界限图形17中，这两个栅电极图形16分别在每个界限图形18中横贯界限图形18。 
栅电极图形20、21、22、23、24、25是提取了MOS晶体管的平面图形10、11、12、13、14及15的栅电极图形16部分的图形。 
而且，所谓半导体器件的电路图形是指例如MOS晶体管的平面图形10、11、12、13、14、15，是指包含连接电路元件的布线图形的图形。此外，所谓主图形是指在将分划板用于栅电极形成工序的情况下由如栅电极图形20、21、22、23、24及25那样仅在1次的光刻工序中使用的图形构成的图形。 
因此，设计数据是表示主图形的数据、例如表示栅电极图形20、21、22、23、24及25等的坐标数据，或表示半导体器件的电路图形的数据、例如表示MOS晶体管的平面图形10、11、12、13、14、15等以及连接电路元件的布线图形等的坐标数据。 
图3是说明屡次出现间隔的指定3的工序的图。然后，若返回图1，屡次出现间隔的指定3的工序是指通过“使用表示主图形的数据，分类主图形的间隔，累加此间隔的出现次数”，通过“使用标准单元及自定义宏单元布局数据2b，分类主图形间的间隔，估算此间隔的出现次数”，或通过“由设计规则2c进行推定”，来“指定主图形间的间隔内、一个以上的屡次出现间隔”。在此，所谓屡次出现间隔是指基于半导体器件的电路图形等在主图形间的间隔内屡次出现的间隔。 
再有，屡次出现间隔的指定3的工序，在图1的流程图中，为使用设计数据2a(表示主图形的数据)、标准单元及自定义宏单元布局数据2b及设计规则2c而进行的工序，但为了在分划板的制造开始1的时刻马上形成设计数据2a(表示主图形的数据)、标准单元及自定义宏单元布局数据2b及设计规则2c，也可以预先进行屡次出现间隔的指定3的工序。 
在图3中，30表示图表，31、32、33、34、35、36表示MOS晶体管的 平面图形，37表示由黑菱形和与其连接的线组成的折线，38、39、40、41、42、43表示折线的峰值部分。 
图表30是相对于用于形成栅电极图形的分划板的主图形的间隔，标绘了出现次数的图表。在此，纵轴用百分比示出屡次出现次数相对于间隔的出现次数的总和的比率。此外，横轴表示各间隔和最小间隔的比率。而且，折线37表示每一间隔的出现次数的比率，具有在1的位置表示15％的峰值部分38，在1.8的位置表示34％的峰值部分29，在2.1的位置表示3％左右的峰值部分40，在2.3的位置表示4％左右的峰值部分41，在3.8的位置表示2.5％左右的峰值部分42，以及在4.1的位置表示1％左右的峰值部分43。此外，峰值部分38对应MOS晶体管图形31(与图2的MOS晶体管图形10相同的图形)出现。峰值部分39对应MOS晶体管图形32、33(与图2的MOS晶体管图形11、12相同的图形)出现。峰值部分40、41对应MOS晶体管图形34(与图2的MOS晶体管图形13相同的图形)出现。峰值部分42对应MOS晶体管图形35(与图2的MOS晶体管图形14相同的图形)出现。峰值部分43对应MOS晶体管图形36(与图2的MOS晶体管图形15相同的图形)出现。此外，如上所述，由于峰值部分38、39、40、41、42、43即栅电极图形的屡次出现间隔对应于MOS晶体管图形，所以，如果图2的设计规则2c变化，则毫无疑问不同的间隔变成屡次出现间隔。 
然后，进行屡次出现间隔的指定3的工序的作业，在图表30中示出“通过使用表示主图形的数据，累加主图形的间隔的出现次数”，或通过“使用标准单元及自定义宏单元布局数据2b，估算主图形间的间隔的出现次数”而得到的结果。 
在此，关于以栅电极图形为主图形的分划板，下面说明“使用表示主图形的数据，分类主图形的间隔，并累加此间隔的出现次数”的实施例。 
首先，从表示主图形的数据中所包含的栅电极图形的坐标数据中识别栅电极图形间的间隔及宽度。接着，对栅电极图形间的间隔进行分类。 
然后，累加被分类的栅电极图形的间隔的出现次数。 
再有，当生成半导体器件的电路图形时，上述作业还能够兼顾进行检查电路图形是否满足设计规则的、所谓DRC(design rule check：设计规则检查)。这是由于在DRC中包括栅电极图形间的间隔的识别及分类。 
此外，针对将栅电极图形为主图形的分划板，说明“使用标准单元及自定义宏单元布局数据2b，分类主图形间的间隔，估算此间隔的出现次数”的实施例。 
首先，预先生成半导体器件的标准单元及自定义宏单元布局数据2b。因此，预先进行存在于各单元布局中的栅电极图形间的间隔的识别及分类。 
接着，计数在成为对象的半导体器件中使用的各标准单元及自定义宏单元布局数据2b的使用次数。 
然后，通过用预先分类的栅电极图形间的间隔乘以单元布局的使用次数，来计算出此栅电极图形间的间隔的出现次数。再有，在不同种类的单元布局中，存在相同的栅电极图形间的间隔地情况下，毫无疑问取这些栅电极图形间的间隔的出现次数之和。 
其结果，将栅电极图形间的间隔的出现次数多之中的一部分或全部指定为屡次出现间隔。 
接着，在通过“自设计规则2c推定”，“指定主图形间的间隔之内、一个以上的屡次出现间隔”的情况下，由MOS晶体管图形31、32、33、34、35及36中，将栅电极图形间隔指定为屡次出现间隔。原因是，MOS晶体管的平面图形31、32、33、34、35、36是以使MOS晶体管的图形小型化为目标，使用设计规则中允许的最小间隔、最小线宽而形成的平面图形。因此，认为既然以半导体器件的芯片尺寸的最小为目标，就尽可能采用MOS晶体管的平面图形31、32、33、34、35、36。 
再有，如上所述，指定屡次出现间隔的工序，可由各信息来指定，也可以在信息中进行加权等，组合各信息。 
图4是说明设定辅助图形的工序的图。在此，辅助图形是指分划板中包含的图形。而且，辅助图形具有分辨界限以下的形状，是为了确保主图形的成像的焦点深度，而配置在主图形间的图形，被称为所谓的不可分辨辅助结构体(SRAF：Sub Resolution Assist feature，次分辨率辅助特性)。此外，设定辅助图形的工序是指根据预定的规则在主图形间设定辅助图形，生成辅助图形数据的工序。再有，通过在虚拟的计算机中，通过相对于表示主图形的数据，生成表示辅助图形的数据即辅助图形数据来实行设定辅助图形的工序。 
在图4中，40表示配置辅助图形的规则表，41、42、43表示适用第一规则的MOS晶体管的图形实例，44表示适用第二规则的MOS晶体管的图形实例，45表示适用第一规则情况下的主图形和辅助图形的配置例，46表示适用第二规则情况下的主图形和辅助图形的配置例，47表示适用第三规则情况下的主图形和辅助图形的配置例。再有，MOS晶体管的图形实例41、42、43及44是分别与图2的MOS晶体管图形10、12、11及15相同的图形。但是，由于设计规则不同，各自具有与图2的MOS晶体管的图形实例不同的栅电极图形的间隔。此外，MOS晶体管的图形实例41的栅电极图形间的间隔，在图4中是最小间隔。MOS晶体管的图形实例42的栅电极图形间的间隔是S1。MOS晶体管的图形实例44的栅电极图形间的间隔是S2。MOS晶体管的图形实例43的栅电极图形间的间隔在S1和S2之间。 
规则表40在配置辅助图形的情况下表示预定的规则。规则1表示在主图形的间隔为F1以下的情况下，配置的辅助图形的个数为0个。规则2表示在主图形的间隔在F1到F2之间的情况下，配置在主图形间的辅助图形的宽度为W1，以及配置的辅助图形的个数为1个。规则3表示在主图形的间隔为F2以上的情况下，配置在主图形间的辅助图形的宽度为W1，以及配置的辅助图形的个数为2个。再有，例如为了确保聚焦深度而考虑到最佳的辅助图形的宽度及辅助图形和主图形的最小间隔，F1表示在主图形间能够配置1个辅助图形的最低间隔。此外，基于同样地考虑，F2表示在主图形间能够配置2个辅助图形的最低间隔。因此，F1及F2的值毫无疑问地依赖于照明光的波长、曝光方法、曝光条件。再有，例如，照明光可以是ArF(氟化氩)受激准分子激光器，其波长为193nm。 
适用第一规则情况下的主图形和辅助图形的配置例45，表示在由白底的图形示出的主图形间没有配置辅助图形。适用第二规则情况下的主图形和辅助图形的配置例46表示在由白底的图形示出的主图形间配置了一个辅助图形的情形。适用第三规则情况下的主图形和辅助图形的配置例47表示在由白底的图形示出的主图形间配置了两个辅助图形的情形。 
因此，当以栅电极图形为主图形的分划板制造中，按如下方式进行设定辅助图形的工序。 
首先，决定起因于MOS晶体管图形的例子41、42、43及44的栅电极 图形的间隔是否能够适用配置辅助图形的规则表的任何规则。接着，根据此适用规则配置辅助图形。即，对于MOS晶体管图形的例子41、42、43而言，由于适用第一规则，所以能够适用主图形和辅助图形的配置例子45。此外，对于MOS晶体管图形的例子44而言，由于适用第二规则，所以能够适用主图形和辅助图形的配置例子46。 
并且，相对于表示主图形的数据生成辅助图形数据，由此进行上述的辅助图形的配置。 
图5是用于说明“评价聚焦深度的工序”的图，然后，在图5中50表示图表，51表示白方形和与其连接的折线，52表示白三角和与其连接的折线，53、54、55、56表示MOS晶体管图形的例子。 
MOS晶体管图形的例子53、54、55、56是与MOS晶体管图形的例子41、42、43及44相同的图形。 
图表50是相对于用于形成栅电极图形的分划板的主图形的间隔，标绘了聚焦深度的图表。在此，纵轴以从50nm到350nm的范围示出聚焦深度(图表中表记为DOF(depth of focus，聚焦深度)。此外，横轴以从0.5到5.0的范围示出主图形的间隔和最小间隔的比率。而且，折线51表示的是在没有配置辅助图形的情况下，相对于主图形的间隔的聚焦深度。具体地说，折线51分别表示，按比率1的间隔(相当于最小间隔)为320nm左右的DOF，按比率1.5的间隔(相当于MOS晶体管图形的例子54中的栅电极图形的间隔)为200nm左右的DOF，按比率约2.0的间隔(相当于MOS晶体管图形的例子55中的栅电极图形的间隔)为约200nm的DOF，按比率约2.5的间隔为160nm的DOF，按比率约3.0的间隔(相当于MOS晶体管图形的例子56的)为120nm的DOF，按比率4.5的间隔为120nm的DOF。即，若扩大主图形的间隔，，DOF下降，逐渐接近120nm左右。 
折线52表示在根据图4所示的预定的规则配置辅助图形的情况下，相对于主图形的间隔的聚焦深度。具体地说，折线52按比率1的间隔(相当于最小间隔)表示310nm左右的DOF，按比率1.5的间隔(相当于MOS晶体管图形的例子54中的栅电极图形的间隔)表示200nm左右的DOF，按比率约2.0的间隔(相当于MOS晶体管图形的例子55中的栅电极图形的间隔)表示约200nm的DOF，按比率约2.1的间隔表示310nm左右的DOF，按比 率2.5的间隔表示230nm左右的DOF，按比率3.0的间隔(相当于MOS晶体管图形的例子56的)表示200nm左右的DOF，按比率3.3的间隔表示310nm左右的DOF，按比率4.5的间隔表示230nm左右的DOF。 
即，在通过将辅助图形配置在主图形间，而使得由辅助图形及主图形构成的图形的密度变成与按比率1的间隔配置主图形的情形几乎相同的密度的情况下，由辅助图形及主图形构成的图形的成像表示几乎相同的DOF。在此，图形的密度几乎相同是因为根据图4的表40中示出的规则配置辅助图形。因此，在图5中，图4的表40的间隔F1是比率2.1的间隔。此外，图4的表40的间隔F2是比率3.3的间隔。 
因此，在“评价聚焦深度的工序”中，通过仿真软件使用计算机来进行。即，通过所谓的光学模拟求聚焦深度(DOF)。此外，毫无疑问，也可以实验的形成使主图形间隔和辅助图形布局变化的所希望的图形来求聚焦深度。 
在用于形成图5的栅电极的分划板的制造工序的例子中，首先，如图表50的折线52那样，相对于各比率的栅电极图形的间隔得到聚焦深度。接着，如图3所示，相对于起因于出现次数多的MOS晶体管图形的例子53、54、55及56的栅电极图形的屡次出现间隔，判断此栅电极图形的成像是否具有必需的聚焦深度。然后，在具有必需的聚焦深度的情况下，采用现在的辅助图形的配置，进入辅助图形数据形成工序。另一方面，在判断为没有确保必需的聚焦深度的情况下，进入再配置辅助图形的工序。例如，如图5所示，判断为MOS晶体管图形的例子54、55及56的成像的聚焦深度(DOF)为200nm左右，成像的聚焦深度不充分。 
图6是说明再设定辅助图形的工序的图。在此，辅助图形的定义与图4的辅助图形的定义相同。此外，所谓再设定辅助图形的工序，是指为了使相对于主图形的聚焦深度的一部分或全部成为所需的值之上，即为了提高配置在具有屡次出现间隔的主图形间的辅助图形的密度，而设定辅助图形，生成辅助图形数据。例如，再设定密度提高规则，该密度提高规则是为了与主图形的屡次出现的间隔匹配使辅助图形的密度提高而设定的规则，能够将预先产生的辅助图形替换成根据密度提高规则再产生的辅助图形。此外，可以仅将具有屡次出现间隔的主图形间的辅助图形，替换成使密度提高的辅助图形。 
在图6中，60是表示用于使辅助图形密度提高的配置规则的表，61表示栅电极的间隔成为最小间隔的MOS晶体管的图形实例，62表示栅电极的间隔为S1的MOS晶体管的图形实例，63表示栅电极的间隔为F1以上不到S2的MOS晶体管的图形实例，64表示栅电极的间隔为S2的MOS晶体管的图形实例，65表示栅电极的间隔为不到S1时的主图形及辅助图形的配置例，67表示栅电极的间隔为S1以上不到S2时的主图形及辅助图形的配置例，68表示栅电极的间隔为S2以上的主图形及辅助图形的配置例。再有，MOS晶体管的图形实例61、62、63及64是与图2的MOS晶体管图形10、12、11及15分别相同的图形。因此，毫无疑问，在以半导体器件的电路图形的小型化、特别以MOS晶体管的图形小型化为目标，可使用设计规则所允许的最小间隔、最小线宽形成的平面图形。 
下面，说明用于提高辅助图形密度的配置规则60。第一规则表示在主图形的间隔不到S1的情况下，配置的辅助图形的个数为0个。第二规则表示在主图形的间隔在S1以上不到F1的情况下，配置在主图形间的辅助图形的宽度为W2，及配置的辅助图形的个数为1个。第三规则表示在主图形的间隔在F1以上不到S2的情况下，配置在主图形间的辅助图形的宽度为W1，以及配置的辅助图形的个数为1个。第四规则表示在主图形的间隔在S2以上不到F2的情况下，配置在主图形间的辅助图形的宽度为W2，以及配置的辅助图形的个数为2个。第五规则表示在主图形的间隔在F2以上的情况下，配置在主图形间的辅助图形的宽度为W1，以及配置的辅助图形的个数为2个。再有，F1及F2是与图4相同的数值。此外，S1是起因于MOS晶体管的图形实例62的栅电极的间隔。S2是起因于MOS晶体管的图形实例64的栅电极的间隔。在此，W2是与W1存在W2＜W1＜2×W2关系的值。即，W2是比W1小的值。但是，在增加辅助图形的个数的情况下，辅助图形的总宽度(2×W2)大于W1。此外，也可以对应间隔连续地改变第二规则或第四规则的W2，毫无疑问，第二规则和第四规则的W2不必是相同的值。 
栅电极的间隔不到S1的情况下的主图形和辅助图形的配置例65，栅电极的间隔为S1以上不到S2的情况下的主图形和辅助图形的配置例66及栅电极的间隔为S2以上的主图形和辅助图形的配置例68是与在图4的主图形间配置的辅助图形45、46及47相同的图形配置例。 
在上述情况下，就会仅将具有屡次出现间隔的主图形间的辅助图形替换成使密度提高的辅助图形。 
因此，在以栅电极图形为主图形的分划板的制造中，按如下方式进行再设定辅助图形的工序。 
首先，设起因于MOS晶体管图形的例子62的栅电极图形的间隔为S1。此外，设起因于MOS晶体管图形的例子64的栅电极图形的间隔为S2。这是因为这些图形占主图形的大多数比率，是重要且稀疏的掩模图形。因此，相对于这些图形，如果取得所需的聚焦深度的话，则MOS晶体管的栅电极图形就会均等。其结果，具有能够实现MOS晶体管的特性均匀化的作用。再有，所谓必需的聚焦深度是指即使根据半导体器件的表面的凹凸考虑最佳焦距位置变化或器件的聚焦点精度等也能够良好地形成图形的聚焦深度。 
接着，能够以根据用于提高辅助图形密度的配置规则60形成的方式再设定辅助图形。 
可是，在上述说明中，虽然通过设辅助图形的宽度为W2，增加个数，使主图形间的辅助图形的密度提高，但也可以增加辅助图形的宽度，根据S1或S2所示的间隔，也可以最佳化辅助图形的宽度或配置个数。 
此外，在用于提高辅助图形密度的配置规则60中，设定辅助图形的宽度是W2的情况和是W1的情况。但是，相对于所有的主图形的间隔，即使辅助图形的宽度为W2，屡次出现间隔中的聚焦深度也表示相同的值。此情况下，应当清楚，与S1＜间隔＜F1和F1＜间隔＜S2一样，能够与S1＜间隔＜S2那样结合辅助图形为1个的区域。同样地，辅助图形是2个的区域也可以与S2＜间隔结合。 
再有，通过相对于表示主图形的数据生成辅助图形数据来进行上述辅助图形的配置。 
图7是表示图6的辅助图形的再配置的效果图。在图7中，70表示图表，71表示黑方形和与其连接的折线，72表示白三角和与其连接的折线，73、74、75、76表示MOS晶体管图形的实例。 
MOS晶体管图形的例子73、74、75、76是与MOS晶体管图形的例子41、42、43及44相同的图形。 
图表70是相对于用于形成栅电极图形的分划板的主图形的间隔，标绘 了聚焦深度的图表。在此，纵轴用从50nm到350nm的范围示出聚焦深度(图表中表记为DOF(depth offocus，聚焦深度)。此外，横轴将最小间隔设为“1”，以从0.5到5.0的范围表示主图形的间隔和最小间隔的比率。而且，折线71是与图5的图表50的折线52相同的折线。 
折线72表示在图6的辅助图形的配置的状况下，相对于主图形的间隔的聚焦深度的折线。具体地说，折线72分别表示按比率1的间隔(相当于最小间隔)为320nm左右的DOF，按比率1.5的间隔(相当于MOS晶体管图形的例子74中的栅电极图形的间隔)为200nm左右的DOF，按比率约2.0的间隔(相当于MOS晶体管图形的例子75中的栅电极图形的间隔)为约280nm左右的DOF，按比率2.1的间隔为320nm左右的DOF，按比率2.5的间隔为200nm左右的DOF，按比率3.0的间隔(相当于MOS晶体管图形的例子76)为280nm左右的DOF，以及按比率3.3的间隔为320nm左右的DOF，按比率4.5的间隔为240nm的左右的DOF。 
即，如果为图6的辅助图形的配置状况，在作为屡次出现间隔的比率约2.0的间隔及比率3.0的间隔下，就能够得到所需的聚焦深度(DOF)。 
再有，本发明的第一实施例的主要目的是以屡次出现图形为标准产生辅助图形，但在计算机资源中存在余量的情况下，即使相对于以屡次出现为标准的图形，也能够再设定辅助图形的产生。 
图8是对使用在图1的分划板图形形成工序中利用的图形描绘装置、及设计数据和辅助图形数据进行的、分划板图形形成工序进行说明的图。在此，分划板图形形成工序是使用图1的设计数据和图6中再设定的辅助图形数据，形成分划板上的分划板图形的工序。 
在图8中，85表示图形描绘装置的控制部，86表示图形描绘装置的光束照射部，87表示光束控制器，88表示透镜控制器，89表示光束熄灭控制器，90表示偏转控制器，91表示控制器，92表示载物台控制器，93表示光束照射部，94表示静电透镜，95表示光束熄灭，96表示偏转，97表示静电透镜，98表示分划板，99表示载物台，100表示设计数据及辅助图形数据，101表示光掩模的石英基板，102表示分划板的石英基板上的金属薄膜，103表示抗蚀剂，104表示进行过光束照射的抗蚀剂部分，105表示光束照射结束后的剖面图，106表示抗蚀剂93去除后的剖面图，107表示金属薄膜102 的蚀刻后的剖面图，108表示抗蚀剂图形去除后的剖面图。 
而且，图形描绘装置的光束照射部96由光束照射部93，缩小光束的静电透镜94，具有遮断光束的功能的光束熄灭95，控制光束的方向的偏转96，在光束照射对象中缩小光束的静电透镜97及搭载分划板98的载物台99构成。此外，图形描绘装置的控制器部，具有控制图形描绘装置的光束照射部的功能，具有根据设计数据及辅助图形数据100控制光束的照射的功能。并且，图形描绘装置的控制器91由控制光束照射部93的光束控制器87，控制静电透镜94、97的透镜控制器88，控制光束熄灭95的光束熄灭控制器89，控制偏转96的偏转控制器90，控制载物台99的载物台控制器92，控制器91，及设计数据和辅助数据100构成。而且，控制器91根据设计数据及辅助图形数据100控制光束控制器87，透镜控制器88，光束熄灭控制器89，偏转控制器90及载物台控制器92。 
因此，按下面的顺序进行图1的分划板图形的形成工序。首先，在石英基板101上沉积金属薄膜102，涂敷抗蚀剂103。接着，使用设计数据及辅助图形数据100，通过图形描绘装置的光束照射部86，针对抗蚀剂103，对准想要形成的抗蚀剂图形照射光束。于是，成为光束照射结束后的剖面图105中示出的状态。接着，残留接受光束照射固化了的抗蚀剂部分104，去除抗蚀剂103，形成抗蚀剂图形。于是，成为抗蚀剂103去除后的剖面图106中所示的状态。 
接着，以抗蚀剂图形为掩模，通过进行各向异性蚀刻，形成由金属薄膜102构成的分划板图形。于是，成为蚀刻金属薄膜102后的剖面图107中所示的状态。接着，当去除抗蚀剂图形时，成为抗蚀剂图形去除后的剖面图108那样的状态。因此，由金属薄膜102构成的分划板图形残留在石英基板101上，在分划板上形成由金属薄膜102构成的分划板图形。 
然后，通过形成图8的分划板的金属薄膜102的图形，来结束全部的分划板制造工序。 
如上所述，第一实施例的分划板的制造方法包含图1的流程图所示的工序。由此，根据第一实施例的分划板的制造方法，通过上述工序的实施，在具有屡次出现的间隔的主图形间配置图6所示的辅助图形。因此，根据第一实施例的分划板的制造方法，针对分划板上的具有屡次出现的间隔的主图形 的成像，如图7所示，能够制造出可确保所需的聚焦深度的分划板。 
在此，在从电路图形中提取的主图形的间隔中，出现属于大多数的主图形的屡次出现的间隔。原因是在半导体器件的电路图形的设计中，当以半导体器件的芯片尺寸的最小化为目标，并且依照设计规则设计半导体器件的电路图形时，即便设计规则上存在配置的自由度，在具有一定的关系的电路图形的配置中，也会频繁地使用设计规则所允许的电路图形的最小的间隔及宽度。 
而且，若要相对于具有此屡次出现的间隔的主图形可确保所需的聚焦深度，则转印到大多数的半导体器件上的图形为均匀的。其结果，具有涉及此转印图形的半导体器件上的电路会具有均匀特性的效果。 
(第二实施例) 
使用图9，说明第二实施例的分划板的制造方法。在此，第二实施例的分划板是用于形成半导体器件的接触图形的分划板。而且，制造用于形成第二实施例的接触图形的分划板的方法包含图1的流程图所示的工序，这一点与第一实施例的光掩模的制造方法相同。 
但是，在按图1的流程图制造的分划板的主图形是根据半导体器件的接触图形这点上不同。因此，主图形间的间隔之内屡次出现的间隔也不同。此外，相对于具有屡次出现的间隔的主图形的成像，用于确保所需的聚焦深度的辅助图形的配置也不同。 
再有，第二实施例的接触图形是用于连接布线和界限图形的接触的图形。 
图9是为说明上述的不同点的第二实施例而对分划板的制造方法进行说明的图。 
在图9中，110表示设计数据，111、112表示包含半导体器件的接触图形的MOS晶体管的图形实例，113表示预定的辅助图形的设定规则表，114表示第二实施例的分划板的制造方法的流程图，115表示用于提高密度的配置规则表，116表示分划板制造开始，117表示屡次出现间隔的指定，118c表示设计规则，119a表示辅助图形设定，119b表示辅助图形再设定，120表示聚焦深度评价，121表示OPC处理，122表示分划板图形形成，123表示分划板制造结束。 
MOS晶体管的图形实例111由相邻配置的两个MOS晶体管图形构成。各自的MOS晶体管由矩形界限图形，横贯矩形界限图形的栅电极图形，以及在栅电极的一侧配置的1个接触图形构成。而且，两个MOS晶体管，按在双联页状态下成为对象那样配置，夹持对象轴，面向接触图形。在此，接触图形间的间隔为C1。 
MOS晶体管的图形实例112是由矩形界限图形、栅电极图形以及2个接触图形构成的MOS晶体管。在以夹持栅电极的方式左右配置接触图形。在此，接触图形的间隔为C2。再有，接触是指用于连接半导体器件的界限区域和布线的结构，存在于界限区域和布线的重合的部位。而且，接触图形是用于形成接触的图形。 
设计数据110是用坐标数据表示半导体器件的接触图形的数据，或是用坐标数据表示半导体的电路图形(例如上述MOS晶体管的图形实例111、112及连接电路元件的布线图形等)的数据。 
预定的辅助图形的设定规则表113与图4的规则表相同。此外，虽然用于提高密度的配置规则表115与图6的用于提高密度的配置规则表相同，但不同之处在于，将表示图6的辅助图形的配置状况的表中的S1、S2替换为表示接触图形间的间隔的C1、C2。 
设计规则118c与图1中说明的设计规则相同。 
第二实施例的分划板的制造方法的流程图114包括分划板制造开始116，屡次出现间隔的指定117，辅助图形设定119a，辅助图形再设定119b，聚焦深度评价120，辅助图形再设定121，分划板图形形成122及分划板制造结束123的各工序。而且，各工序图是与图1的流程图中所包括的各工序相同的工序。 
但是，在屡次出现间隔的指定117的工序中，通过“由设计规则进行推定，来指定主图形间的间隔内、一个以上的屡次出现间隔”，由此将MOS晶体管的图形实例111的接触图形的间隔C1，及MOS晶体管的图形实例112的接触图形的间隔C2指定为屡次出现间隔这点上不同。能够将接触图形的间隔C1及接触图形的间隔C2指定为屡次出现间隔是由于以下理由。首先，为了半导体器件的最小化，在全部的MOS晶体管的图形实例111、112的生成中，能够推定为使用MOS晶体管的图形实例的最小间隔、最小线宽。而 且，像MOS晶体管的图形实例111那样，MOS晶体管彼此邻接的例子，在夹持信号线或电源线配置MOS晶体管时C2时出现，能够推定为屡次出现。此外，像MOS晶体管的图形实例112那样，夹持MOS晶体管的栅电极配置接触图形的例子由于是构成MOS晶体管所必需的，所以能够推定为屡次出现。 
因此，根据第二实施例的分划板的制造方法，在辅助图形设定119a中，根据规则表113，生成辅助图形之后，在聚焦深度评价120的工序中，评价半导体器件上具有间隔C1及C2的接触图形的成像的聚焦深度。 
其结果，在判断为在半导体器件上具有间隔C1及C2的接触图形的成像不具有所需的聚焦深度的情况下，进行辅助图形的再设定119b的工序。而且，像用于提高密度的配置规则表115那样，根据半导体器件的接触图形在主图形间配置辅助图形。 
再有，通过相对于计算机上表示主图形的数据，产生表示辅助图形的数据来进行上述辅助图形设定119a及辅助图形再设定119b的工序。 
其结果，根据第二实施例的分划板的制造方法，对于分划板上的具有屡次出现的间隔的主图形的成像，能够确保所需的聚焦深度，能够制造半导体器件的接触图形的分划板。于是，能够实现大多数的接触的特性的均匀化。其结果，具有涉及此接触图形的半导体器件上的电路会具有均匀特性的效果。 
(第三实施例) 
使用图10，说明第三实施例的分划板的制造方法。在此，第三实施例的分划板是用于形成半导体器件的布线图形的分划板。而且，制造用于形成第三实施例的布线图形的分划板的方法包括图1的流程图所示的工序，这与第三实施例的分划板的制造方法相同。 
但是，不同之处在于，按图1的流程图制造的分划板的主图形是根据半导体器件的布线图形。因此，主图形间的间隔之内屡次出现的间隔也不同。此外，相对于具有屡次出现的间隔的主图形的成像，用于确保所需的聚焦深度的辅助图形的配置也不同。 
图10是为了说明上述的不同点对第三实施例的分划板的制造方法进行说明的图。 
在图10中，129表示设计数据，130表示布线栅格，131、132、133表示半导体器件的布线图，134表示预定的辅助图形的设定规则表，135表示第三实施例的分划板的制造方法的流程图，136表示用于提高辅助图形密度的配置规则表，137表示分划板制造开始，138表示屡次出现间隔的指定，139c表示设计规则，140a表示辅助图形设定，140b表示辅助图形再设定，141表示聚焦深度评价，142表示OPC处理，143表示分划板图形形成，144表示分划板制造结束。 
布线栅格130由表示能够配置布线图形的部位的网格点即栅格(图10中用纵的虚线和横的虚线的交点表示的点)构成。此外，通过对连结网格点的线加上布线宽度，就形成了布线图形。决定这样的网格线是为了通过限定布线图形的配置部位来实现布线图形布局的有效化。 
布线图形131、132及133是配置在布线栅格上的布线图形。而且，布线图形131的中心和布线图形132的中心之间的间隔是1栅格间隔，布线图形131的中心和布线图形133的中心之间的间隔是2栅格间隔。再有，布线图形131和布线图形132之间的间隔、L1是1栅格间隔-最小线宽。此外，布线图形131和布线图形132之间的间隔、L2是2栅格间隔-最小线宽。即，L1及L2是栅格间隔的整数倍中减去最小线宽的间隔。 
设计数据129是用坐标数据表示半导体器件的布线图形的数据，或是用坐标数据表示半导体的电路图形、例如连接电路元件的布线图形等的数据。 
预定的辅助图形的设定规则表134与图4的规则表相同。此外，虽然用于提高辅助图形密度的配置规则表136与图6的用于提高辅助图形密度的配置规则表相同，但不同之处在于，将图6的用于提高辅助图形密度的配置规则表中的S1、S2替换为表示布线图形间的间隔的L1、L2。 
设计规则139c与图1中说明的设计规则相同。 
涉及第三实施例的分划板的制造方法的流程图135包含分划板制造开始137，屡次出现间隔的指定138，辅助图形设定140a、辅助图形再设定140b，聚焦深度评价141，OPC处理142，分划板图形形成143及分划板制造结束144的各工序。而且，各工序图是与图1的流程图中所包括的各工序相同的工序。 
但是，不同之处在于，屡次出现间隔的指定138的工序中，通过“由设 计规则进行推定，来指定主图形间的间隔内、一个以上的屡次出现间隔”，由此将布线图形131和布线图形132之间的间隔L1，及布线图形131和布线图形133之间的间隔L2指定为屡次出现间隔。在此，设间隔L1和间隔L2为屡次出现的间隔，是当考虑使半导体器件的芯片尺寸为最小时，能够推定为在布线图形的间隔中使用最小线宽屡次出现。同样地，在布线图形的间隔中，使用作为最小间隔的1栅格间隔或2栅格间隔，所以能够推定为屡次出现。 
因此，根据第三实施例的分划板的制造方法，在辅助图形设定140a中，根据规则表134，生成辅助图形后，在聚焦深度评价141的工序中，评价半导体器件上具有间隔L1及L2的布线图形的成像的聚焦深度。 
其结果，在判断为在半导体器件上具有间隔L1及L2的布线图形的成像不具有所需的聚焦深度的情况下，进行辅助图形的再设定140b的工序。而且，像表示辅助图形的配置状况的表136那样，根据半导体器件的布线图形在主图形间配置辅助图形。 
再有，通过相对于计算机上表示主图形的数据，产生表示辅助图形的数据来进行上述辅助图形的设定138及辅助图形的再设定140b的工序。 
其结果，根据第三实施例的分划板的制造方法，对于分划板上的具有屡次出现的间隔的主图形的成像，能够确保所需的聚焦深度，能够制造根据半导体器件的布线图形的分划板。于是，能够实现大多数的布线特性的均匀化。其结果，具有涉及此布线图形的半导体器件上的电路会具有均匀特性的效果。 
(第四实施例) 
使用图11，说明第四实施例的分划板的制造方法。在此，第四实施例的分划板是用于形成半导体器件的布线图形的分划板。而且，制造用于形成第四实施例的布线图形的分划板的方法包括图1的流程图所示的工序，这与第四实施例的分划板的制造方法相同。 
但是，不同之处在于，按图1的流程图制造的分划板的主图形是根据半导体器件的布线图形。因此，主图形间的间隔之内屡次出现的间隔也不同。此外，相对于具有屡次出现的间隔的主图形的成像，用于确保所需的聚焦深度的辅助图形的配置也不同。 
图11是对用于说明上述的不同点的第四实施例的分划板的制造方法进行说明的图。 
在图11中，150表示设计数据，151表示通路栅格(ビアグリツド)，152表示半导体器件的布线图形，153、154、155、156、及157表示半导体器件的通路图形，158表示预定的辅助图形的设定规则表，159表示有关第四实施例的分划板的制造方法的流程图，160表示用于提高辅助图形密度的配置规则表，161表示用于提高辅助图形密度的配置规则表，162表示分划板制造开始，163表示屡次出现间隔的指定，164c表示设计规则，165a表示设定辅助图形，165b表示辅助图形再设定，166评价聚焦深度，167表示OPC处理，168形成表示分划板图形，169表示分划板制造结束。 
通路栅格151由表示能够配置通路图形的场所的网格点即栅格(图11中用纵的虚线和横的虚线的交点表示的点)构成。决定这种网格线是为了通过限定通路图形的配置部位来实现通路图形布局的有效化。再有，通路栅格151的Y方向的栅格间隔和X方向的栅格间隔是不同的栅格间隔。这是因为Y方向的栅格间隔与上层的布线层的布线栅格对准，另一方面，X方向的栅格间隔与下层的布线层的布线栅格对准。 
布线图形152是在布线栅格上配置的布线图形。此外，通路图形153、154、155、156及157是配置在布线栅格上的通路图形。在此，通路是指用于连接半导体器件的布线间的通路，存在于上层布线和下层布线重合的部位。而且，通路图形是用于形成通路的图形。 
设计数据150是用坐标数据表示半导体器件的通路图形的数据，或是用坐标数据表示半导体的电路图形、例如上述MOS晶体管的图形等以及连接电路元件的布线图形等的数据。 
预定的辅助图形的设定规则表158与图4的规则表相同。此外，虽然用于提高辅助图形密度的配置规则表160与图6的用于提高辅助图形密度的配置规则表相同，但在将在通路图形153和通路图形154间、或通路图形153和通路图形155间，即Y方向的间隙中插入的作为用于提高辅助图形密度的配置规则表的表中的S1、S2替换为表示通路图形间的间隔的A1、A2这点上不同。用于提高辅助图形密度的配置规则表161，与图6的用于提高辅助图形密度的配置规则表相同，但不同之处在于，将作为在通路图形154和通 路图形157间、或通路153和通路156间、即在Y方向的间隙中所夹的辅助图形的用于提高密度的配置表中的S1、S2替换为表示通路图形间的间隔的B1、B2。 
设计规则164c与图1中说明的设计规则相同。 
第四实施例的分划板的制造方法的流程图159包括分划板制造开始162，屡次出现间隔的指定163，辅助图形设定165a、聚焦深度评价166，辅助图形再设定165b，OPC处理167，分划板图形形成168及分划板制造结束169的各工序。而且，各工序图是与图1的流程图中所包括的各工序相同的工序。 
但是，在屡次出现间隔的指定163的工序中，通过“由设计规则进行推定，来指定主图形间的间隔内、一个以上的屡次出现间隔”，由此将通路图形153和通路图形154间的间隔B1，及通路图形153和通路图形155的间隔B2指定为屡次出现间隔这点上不同。此外，在将通路图形154和通路图形157间的间隔A1，及通路图形153和通路图形156的间隔A2指定为屡次出现间隔这点上不同。再有，A1及A2是从X方向的栅格间隔的整数倍中扣除最小通路图形的宽度的间隔。此外，B1及B2是从Y方向的栅格间隔的整数倍中扣除最小通路图形的宽度的间隔。在此，将A1、A2、B1、B2指定为屡次出现间隔是根据以下理由。首先，当考虑使半导体器件的芯片尺寸为最小时，能够推定为使用通路图形宽度屡次出现。此外，由于只允许通路图形配置在栅格间隔的整数倍的位置上，所以能够推定为栅格上的通路图形的配置屡次出现。 
因此，根据第四实施例的分划板的制造方法，在辅助图形设定165a中，根据规则表158，生成辅助图形之后，在聚焦深度评价166的工序中，评价半导体器件上具有间隔A1、A2、B1及B2的通路图形的成像的聚焦深度。 
其结果，在判断为在半导体器件上具有间隔A1、A2、B1及B2的通路图形的成像不具有所需的聚焦深度的情况下，进行辅助图形再设定165b的工序。而且，像用于提高辅助图形密度的配置规则表160、161那样，根据半导体器件的通路图形在主图形间配置辅助图形。 
再有，通过相对于计算机上表示主图形的数据，产生表示辅助图形的数据来进行上述辅助图形设定165a及辅助图形再设定165b的工序。 
其结果，根据第四实施例的分划板的制造方法，对于分划板上的具有屡 次出现的间隔的主图形的成像，能够确保所需的聚焦深度，能够制造与半导体器件的通路图形相关的分划板。于是，能够实现大多数的通路特性的均匀化。其结果，具有涉及此通路图形的半导体器件上的电路会具有均匀特性的效果。 
(第五实施例) 
图12是说明利用通过图1的流程图所示的工序制造出的分划板的、第五实施例的半导体器件的制造方法的图。再有，半导体器件的制造方法由在半导体基板上形成抗蚀剂图形的工序及通过蚀刻在半导体基板上形成图形的工序构成。 
在图12中，170表示照明，171表示分划板，172表示投影透镜，173表示抗蚀剂，174表示形成图形的材料层，175表示半导体基板，176表示通过曝光固化的抗蚀剂，177表示抗蚀剂曝光后的剖面图，178表示去除多余的抗蚀剂后的剖面图，179表示蚀刻后的剖面图，180表示去除全部抗蚀剂后的剖面图。 
因此，按如下程序进行在图12所示的半导体基板上形成抗蚀剂图形的工序。首先，在半导体基本175上沉积用于形成图形的材料层174，涂敷抗蚀剂173。接着，对分划板171照射照明170，用投影透镜汇聚透过的光，对抗蚀剂173进行曝光。于是，成为抗蚀剂曝光后的剖面图177所示的状态。接着，通过显影工序，残留下未被曝光的抗蚀剂176，去除多余的抗蚀剂173，形成抗蚀剂图形。于是，成为去除多余的抗蚀剂后的剖面图178所示的状态。 
接着，通过蚀刻，在半导体基板上形成图形的工序按如下的程序进行。首先，将抗蚀剂图形作为掩模，通过进行各向异性蚀刻，形成构成图形的材料层17的图形。于是，成为蚀刻后的剖面图119所示的状态。接着，若去除抗蚀剂图形就成为抗蚀剂图形去除后的剖面图180那样的状态。 
图13是说明利用用于形成通过图1的流程图所示的工序制造出的栅电极图形的分划板的、半导体器件的制造方法的效果图。在图13中，185表示图表，186表示白三角和与其连接的折线，187表示黑菱形和与其连接的折线，188、189、190、191表示MOS晶体管图形的例子。 
图表185是相对于半导体器件上的抗蚀剂图形间的间隔，标绘了数值化来自可提高的抗蚀剂图形宽度的平均的偏差的情况的、所谓的标准偏差的3 倍的值(以下记作“3σ”)的图表。在此，纵轴用从2nm到4nm的范围示出3σ。此外，横轴按最小间隔为“1”，以从1.0到5.0的范围表示抗蚀剂图形的间隔和最小的抗蚀剂图形的间隔的比率。 
折线186表示在图4的辅助图形的配置状况下，相对于用与最小的抗蚀剂图形的间隔的比率表示的抗蚀剂图形的间隔的、抗蚀剂宽度的3σ。 
折线187表示在图6的辅助图形的配置状况下，相对于用与最小的抗蚀剂图形的间隔的比率表示的抗蚀剂图形的间隔的、抗蚀剂宽度的3σ。 
因此，比较上述折线186和折线187，可知改善偏差的情况。 
而且，图表185示出了在图6的辅助图形的配置状况下，在比率2.0的间隔及比率3.0的间隔时，能够抑制抗蚀剂图形的偏差这样的情形。 
即，根据利用通过图1的流程图所示的工序制造的分划板的半导体器件的制造方法，在半导体器件上的抗蚀剂上转印具有屡次出现的间隔的分划板的主图形的情况下，具有能够抑制被转印的抗蚀剂图形的偏差这样的效果。其结果，具有涉及此转印图形的半导体器件上的电路会具有均匀特性的效果。 
此外，取得上述效果是由于作为通过图1的流程图所示的工序制造出的分划板的主图形具有屡次出现的间隔的分划板的主图形的成像所需的聚焦深度。在此，所需的聚焦深度是指即使根据半导体器件的表面的凹凸考虑最佳焦距位置变化或装置的合焦点精度等也能够良好地形成图形的聚焦深度。 
工业上的可利用性 
第一发明能够提供针对具有屡次出现间隔的主图形的成像，能够得到良好的聚焦深度的光掩模的制造方法。 
第二发明能够提供适用于半导体器件的图形的微细化的半导体器件的制造方法。 

Claims (16)

1.一种光掩模的图形数据的生成方法，由计算机执行，该生成方法的特征在于，包括：
指定工序，基于能够由计算机处理的表示主图形的图形数据，来识别上述图形数据中所含的主图形之间的间隔，将上述主图形之间的间隔分类，对分类后的上述主图形的间隔的出现次数进行累加，从而指定一个以上的屡次出现间隔的组，其中，上述主图形是相邻接而用于向晶片上转印的主图形，
第一规则决定工序，决定用于配置辅助图形的第一规则，上述辅助图形是与上述主图形邻接且不向晶片上转印的图形，该第一规则能够由计算机处理，
评价工序，针对上述一个以上的屡次出现间隔的组所含的主图形，应用上述第一规则，来评价在该主图形之间生成辅助图形时的聚焦深度，
第二规则决定工序，针对上述一个以上的屡次出现间隔的组，决定第二规则，该第二规则用于配置聚焦深度大于应用了上述第一规则的聚焦深度的辅助图形，该第二规则能够由计算机处理，
基于上述第二规则来生成辅助图形的工序。
2.一种光掩模的图形数据的生成方法，由计算机执行，该生成方法的特征在于，包括：
指定工序，基于能够由计算机处理的表示主图形的图形数据，来识别上述图形数据中所含的主图形之间的间隔，将上述主图形之间的间隔分类，对分类后的上述主图形的间隔的出现次数进行累加，从而指定一个以上的屡次出现间隔的组，其中，上述主图形是相邻接而用于向晶片上转印的主图形，
第一规则决定工序，决定用于配置辅助图形的第一规则，上述辅助图形是与上述主图形邻接且不向晶片上转印的图形，该第一规则能够由计算机处理，
评价工序，针对上述一个以上的屡次出现间隔的组所含的主图形，应用上述第一规则，来评价在该主图形之间生成辅助图形时的聚焦深度，
第二规则决定工序，针对上述一个以上的屡次出现间隔的组，决定第二规则，该第二规则用于配置聚焦深度大于应用了上述第一规则的聚焦深度的辅助图形，该第二规则能够由计算机处理，
修正工序，根据上述第二规则来修正上述辅助图形的图形数据。
3.根据权利要求1或2所述的光掩模的图形数据的生成方法，其特征在于，
上述指定工序还包括：
分类工序，对包含在标准单元及自定义宏单元布局数据中的主图形之间的配置间隔进行分类，
估计工序，估计上述标准单元及自定义宏单元与上述光掩模的图形数据对应出现的出现次数。
4.根据权利要求1或2所述的光掩模的图形数据的生成方法，其特征在于，
上述指定工序还包括设计规则检查。
5.根据权利要求1或2所述的光掩模的图形数据的生成方法，其特征在于，
上述主图形是栅电极图形。
6.根据权利要求1或2所述的光掩模的图形数据的生成方法，其特征在于，
上述主图形是接触图形。
7.根据权利要求1或2所述的光掩模的图形数据的生成方法，其特征在于，
上述主图形是布线图形。
8.一种光掩模，其特征在于，使用光掩模图形数据生成，该光掩模图形数据是利用权利要求1或2所述的光掩模的图形数据的生成方法来生成的。
9.一种半导体器件的制造方法，其特征在于，包含：
使用权利要求8所述的光掩模，在半导体基板上生成抗蚀剂图形的工序。
10.一种光掩模的图形数据的生成方法，由计算机执行，该生成方法的特征在于，包括：
指定工序，基于能够由计算机处理的表示主图形的图形数据，来识别上述图形数据中所含的主图形之间的间隔，将上述主图形之间的间隔分类，对分类后的主图形的间隔的出现次数进行累加，从而指定一个以上的屡次出现间隔的组，其中，上述主图形是相邻接而用于向晶片上转印的主图形，
第一生成工序，基于用于配置第一辅助图形的第一规则，生成与上述主图形邻接且不向晶片上转印的上述第一辅助图形的图形数据，该第一辅助图形的图形数据能够由计算机处理，
评价工序，考虑上述第一辅助图形的存在，评价上述主图形的聚焦深度，
第二生成工序，针对上述一个以上的屡次出现间隔的组，应用用于配置第二辅助图形的第二规则，来生成第二辅助图形的图形数据，并且该第二辅助图形的聚焦深度大于应用了上述第一规则的聚焦深度，该第二规则能够由计算机处理。
11.根据权利要求10所述的光掩模的图形数据的生成方法，其特征在于，
上述第二辅助图形的线宽比上述第一辅助图形的线宽小。
12.根据权利要求1或2所述的光掩模的图形数据的生成方法，其特征在于，
上述主图形是通路图形。
13.根据权利要求12所述的光掩模的图形数据的生成方法，其特征在于，
在上述屡次出现间隔内，X方向的屡次出现间隔是从X方向的栅格的整数倍中减去最小线宽的间隔，Y方向的屡次出现间隔是从Y方向的栅格的整数倍中减去最小线宽的间隔。
14.根据权利要求10所述的光掩模的图形数据的生成方法，其特征在于，
分别相对X方向及Y方向设置上述第一辅助图形。
15.一种光掩模，其特征在于，使用光掩模图形数据来生成，该光掩模图形数据是利用权利要求12所述的光掩模的图形数据的生成方法来生成的。
16.一种半导体器件的制造方法，其特征在于，包含使用权利要求15所述的光掩模，在半导体基板上生成抗蚀剂图形的工序。
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