CN101207140A - 阵列基板及其制造方法 - Google Patents

Abstract

本发明提供一种阵列基板及其制造方法，该阵列基板包括一像素电极、一薄膜晶体管以及一储存电容线。像素电极配置于由一扫描线与一数据线所组成的像素的上方。薄膜晶体管包括源极、漏极与栅极，且分别连接于数据线、像素电极及扫描线。储存电容线配置于与数据线平行，并且具有一延伸部与扫描线平行，其中储存电容线与数据线经由图案化同时形成。本发明的阵列基板及其制造方法中采用的储存电容线将延伸至像素电极及扫描线重叠的区域，用以遮蔽部分寄生电容，使得薄膜晶体管关闭的瞬间，减少了对像素电极产生的回踢电压，并解决了同一灰阶画面下，像素电极作极性变换时，因正负极性的压差不一致，而形成画面闪烁的现象。

Description

阵列基板及其制造方法

技术领域

本发明涉及一种阵列基板及其制造方法，尤其涉及一种适用于减少画面闪烁的阵列基板及其制造方法。

背景技术

随着电子产业的发达，在显示器领域中，传统映像管显示器因体积庞大且较笨重而逐渐被轻薄短小化的液晶显示器取代。在液晶显示器中，薄膜晶体管液晶显示器(TFT-LCD)是最受瞩目的类型。

在TFT-LCD中，液晶的反应速率问题始终为研究的方向之一。在液晶显示器中，液晶的各个像素串联一个薄膜晶体管的开关元件，在一定时间内将液晶像素所需要的电荷输入后，将保持至下一次扫描时电荷重新输入。一般液晶的电容不大，要在下一次扫描时电荷重新输入前保持原先输入的电荷不流失，单靠液晶电容是无法保存的，所以需并联一个储存电容结构来增加电容量，以保持电压。一般储存电容的设计为储存电容在栅极(Cs on gate)或储存电容在公共电极(Cs on common)。

然而，上述储存电容线与栅极电极线平行配置的方式会造成数据线对储存电容线产生串扰效应(cross talk)，因此，现有技术存在以储存电容线平行数据线的配置方式来改善此现象。如图1所示，像素10均以两条相邻的数据线11以及两条相邻的扫描线12环绕，且具有薄膜晶体管13作为开关元件，在该开关元件附近则有数据线11与扫描线12交错。储存电容线14配置平行于数据线11，用以形成储存电容，且可连接每个像素10中的储存电容。像素电极15横跨两条数据线11及两条扫描线12。然而，在这种储存电容线平行于数据线11的液晶显示面板中，当像素电极15横跨于两条扫描线12时，在薄膜晶体管13关闭的瞬间，扫描线12会通过寄生电容对像素电极15产生一个回踢电压(Kickback Voltage)ΔVp，其表示式如下：

$\mathrm{\Δ}{V}_p=(\mathrm{Vgh}-\mathrm{Vgl})\frac{\mathrm{Cgd}}{\mathrm{Clc}+\mathrm{Ccs}+\mathrm{Cgd}}$

其中，Vgh为栅极开启时的电压，Vgl为栅极关闭时的电压，Clc为液晶电容，Ccs为储存电容，Cgd为寄生电容。寄生电容越大则回踢电压ΔVp会越大，该回踢电压会使像素电极作极性变换时，因正负极的压差不一致，进而形成画面闪烁(flicker)。

发明内容

为解决上述问题，本发明提供一种阵列基板，其包括：一基板、一栅极金属层、一栅极绝缘层、一半导体层、一图案化的金属层、一平坦层以及一像素电极。栅极金属层可配置于基板表面，并且可作为一栅极与一扫描线。栅极绝缘层可配置于基板上，并覆盖栅极金属层。半导体层可配置于对应于栅极上方的栅极绝缘层表面。图案化的金属层可配置于半导体层表面与栅极绝缘层表面，包括半导体层表面的一源极及一漏极，以及栅极绝缘层表面的一储存电容线以及一数据线，其中储存电容线与数据线平行，并且储存电容线具有一延伸部平行于扫描线。平坦层可覆盖于基板上。像素电极可配置于平坦层表面而与漏极电性连接，且重叠扫描线的一部分、数据线的一部分、储存电容线的一部分，以及延伸部的一部分。

本发明阵列基板可包括一欧姆接触层，其对应于栅极的两侧，且配置于半导体层及图案化的金属层之间。在本发明中，欧姆接触层的材料可为N⁺-Si。

本发明的阵列基板可包括一保护层，其配置于栅极绝缘层及图案化的金属层表面。

本发明的阵列基板中，像素电极可以完全覆盖该储存电容线。前述储存电容线的延伸部可与像素电极侧边切齐或者是与像素电极交错重叠。

本发明的阵列基板中，该像素电极为氧化铟锡电极或氧化铟锌电极。

本发明的阵列基板中，该欧姆接触层与该金属层之间包括一透明电极层，且该透明电极层与该像素电极连接。

本发明的阵列基板中，该透明电极层为氧化铟锡或氧化铟锌。

本发明还提供一种阵列基板的制造方法，其步骤包括：提供一基板；在该基板上形成一栅极金属层，且栅极金属层可作为一栅极与一扫描线；在基板上形成一栅极绝缘层，以覆盖栅极金属层；在栅极绝缘层表面形成一半导体层，对应于栅极的上方；在半导体层及栅极绝缘层表面形成一图案化的金属层，包括在半导体层表面彼此分离的一源极及一漏极，以及在该栅极绝缘层上的一储存电容线以及一数据线，此储存电容线可与数据线平行，并且该储存电容线具有一延伸部平行该扫描线；在基板上形成一图案化的平坦层，以覆盖该图案化的金属层、栅极绝缘层及半导体层；以及在平坦层表面形成一像素电极，重叠该扫描线的一部分、该数据线的一部分、该储存电容线的一部分以及该延伸部的一部分，且该像素电极与该漏极电性连接。

本发明的阵列基板的制造方法中，可包括在该半导体层表面形成一欧姆接触层，其对应栅极的两侧且配置于该半导体层与该图案化的金属层之间。

本发明的阵列基板的制造方法中，可包括在该图案化的金属层及该栅极绝缘层表面形成一保护层。

本发明的阵列基板的制造方法中，像素电极可以完全覆盖该储存电容线。储存电容线的延伸部可与像素电极侧边切齐，即不超过像素电极外侧。

上述本发明在储存电容线的延伸部可与像素电极交错重叠，其原因在于当像素电极进行曝光时，像素电极的偏移可能会造成电容的变异，若将变异的区域局限于此，则变异量就相对减小，增加稳定性。

在本发明的阵列基板及其制造方法中，储存电容线主要为导电材料，优选为金属电极线。像素电极可为透明电极，该透明电极主要是能够让背光穿透及接收信号以控制液晶透光，因此，只要是能够透光及导电的材料均可使用，优选为氧化铟锡(ITO)电极或氧化铟锌(IZO)电极。

本发明的阵列基板及其制造方法中，其栅极、源极以及漏极为一薄膜晶体管元件，其主要作为开关元件，其中源极以及漏极为同时制造而成。当在栅极施加很大的电压时，半导体层会感应出电荷，使得薄膜晶体管在断路的情况下开启，此时在漏极上加上一小电压，则会吸引更多电子进入沟道中，而在源极产生的电子将导通由源极流向漏极(对应的电流则由漏极流到源极)，若栅极外加上负电压则相反，此即为该薄膜晶体管作为开关元件的用途，其中，半导体层优选可以使用非晶硅材料。

本发明的阵列基板及其制造方法中，欧姆接触层及金属层之间可包括一透明电极层，且该透明电极层与像素电极连接。该透明电极层可为氧化铟锡或氧化铟锌。

在本发明的阵列基板及其制造方法中，平坦层使用的材料可为有机材料、无机材料或者是多层结构所组成，只要其厚度足够产生平坦化的效果即可。此平坦层的厚度可介于约25000至35000(angstrom)。

因此，本发明采用的储存电容线将延伸至像素电极及扫描线重叠的区域，用以遮蔽部分寄生电容，使得薄膜晶体管关闭的瞬间，减少了对像素电极产生的回踢电压，解决了公知技术中，同一灰阶画面下，像素电极作极性变换时，因正负极性的压差不一致，而形成画面闪烁的现象。

附图说明

图1为公知的液晶显示面板像素俯视图。

图2为本发明阵列基板实施例的像素俯视图。

图3A至图3G为根据本发明示出阵列基板像素沿着图2所示AA’线的剖视图。

图4A至图4F为根据本发明示出阵列基板像素沿着图2所示BB’线的剖视图。

图5为本发明阵列基板像素的局部放大俯视图。

图6A至图6C为根据本发明另一实施例示出沿着图2所示AA’线的另一阵列基板像素的剖视图。

图7A为根据本发明另一实施例示出沿着图2所示AA’线的另一阵列基板像素的剖视图。

图7B为沿着图2所示BB’线的剖视图。

图8为根据本发明另一实施例示出沿着图2所示AA’线的另一阵列基板像素的剖视图。

其中，附图标记说明如下：

10    像素        11      数据线

12    扫描线      13，30  薄膜晶体管

14    储存电容线  15      像素电极

20    玻璃基板    21      栅极金属层

21a   栅极        22      栅极绝缘层

23            半导体层      24，24a，24b   欧姆接触层

25，25a，25b  透明电极层    26a，26b，26c  金属层

26a           源极          26b            漏极

27            保护层        28             平坦层

28a           第一接触窗    28b            第二接触窗

29            像素电极      31             储存电容线

32            扫描线        33             数据线

具体实施方式

以下通过特定的具体实施例说明本发明的实施方式，所属领域技术人员可由本说明书所揭示的内容了解本发明的其它优点与功效。本发明也可通过其它不同的具体实施例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。

第一实施例

图2为根据本发明阵列基板第一实施例所制作的阵列基板局部俯视图。本发明的阵列基板包括像素电极29、薄膜晶体管30以及储存电容线31，而像素电极29配置于由相邻的两条扫描线32与相邻的两条数据线33所组成的像素的上方；薄膜晶体管30则包括源极26a、漏极26b与栅极21a且分别连接于数据线33、像素电极29与扫描线32。另外储存电容线31则配置于与数据线33平行，并且该储存电容线31具有一延伸部在扫描线32及像素电极29之间，也即该延伸部平行扫描线32，其中，储存电容线31与数据线33经由图案化同时形成。

更进一步地说明本实施例，如图3A至图3G所示，为图2的AA’线的制造流程剖视图。如图4A至图4F所示，为图2的BB’线的制造流程剖视图。

请对照图3A及图4A，其提供一玻璃基板20，并且于玻璃基板20的表面经由光刻以及蚀刻而形成一栅极金属层21，此栅极金属层21可形成一薄膜晶体管30中的栅极21a以及形成一扫描线32，如图4A所示。而如图2所示，薄膜晶体管30主要作为开关元件用。

如图3B及图4B所示，在具有栅极金属层21的玻璃基板20表面形成栅极绝缘层22，如图3B所示，再依序沉积并且图案化而在对应于栅极21a处形成半导体层23以及欧姆接触层24。

接着，如图3C所示，经由图案化形成一透明电极层25，此透明电极层的材料可以为氧化铟锡(ITO)或氧化铟锌(IZO)，在本例中使用ITO仅是举例但不以此为限，以及再于该结构表面形成一图案化金属层26a、26b、26c，而形成如图3C及图4C的结果，其中图案化金属层26a、26b对应于栅极21a处，彼此相隔一间距，金属层26a、26b分别形成一源极26a以及一漏极26b，其中，源极26a连接如图2所示的数据线33，漏极26b则连接如图2所示的像素电极29，且在栅极绝缘层22表面也具有该图案化金属层26c，其可作为如图2所示的一储存电容线31以及一数据线33，同时，所形成的储存电容线31的金属层26c延伸至扫描线32的上方，其作为储存电容线31的一延伸部。

如图3D所示，图案化源极26a以及漏极26b的间距所露出的透明电极层25并且蚀刻此欧姆接触层24，其中，图3D中的透明电极层25a、25b可用来作为连接通道之用，而欧姆接触层24a、24b则主要用来作为一接口层，其可提高源极26a以及漏极26b的附着性以及导电性。

如图3E及图4D所示，接着在该结构表面形成一保护层27，并且图案化此保护层27，以显露出如图3E所示的部分的透明电极层25b。此保护层27可用以保护半导体层23。

如图3F所示，再在该结构表面形成一平坦层28，且将其图案化而于前述所显露出部分透明电极层25b处形成一第一接触窗28a以及在对应于部分储存电容线31处(如图2所示)形成一第二接触窗28b。其中本实施例中的平坦层28不限使用任何材料，例如有机材料、无机材料或多层结构所组成，只要厚度够厚，可以产生平坦化效果的材料均可使用。而在本实施例中平坦层28的厚度约为25000至35000。在此，图案化平坦层28后所形成的第一接触窗28a对应于所显露出的透明电极层25b，主要用以使漏极26b与接下来所制造的像素电极29连接。第二接触窗28b主要用以作为储存电容器的形成，同时，如图4E所示，对应于BB’线的扫描线32上方也具有平坦层28。

最后，如图3G及图4F所示，再于上述结构的表面形成一像素电极29，其中像素电极29为一透明电极且使用的材料可为氧化铟锡(ITO)或氧化铟锌(IZO)，此处仅是举例，但不限于此，如图2所示，此像素电极29会覆盖部分扫描线32以及部分数据线33。此时的像素电极29沉积于所显露的透明电极层25b上(即第一接触窗28a)，而可与漏极26b导通，另外，在第二接触窗28b的部分具有金属层26c、保护层27以及像素电极29而可以形成一电容器，以储存电容，且金属层26c自平行于数据线33延伸至介于扫描线32以及像素电极29之间，最后，完成本发明的阵列基板。

另外，当在栅极21a施加很大的电压时，半导体层23会感应出电荷，使得薄膜晶体管在断路的情况下开启，此时在漏极26b上加上一小电压，则会吸引更多电子进入沟道中，而在源极26a产生的电子将导通由源极26a流向漏极26b(对应的电流则由漏极26b流到源极26a)，若栅极21a外加上负电压则相反，此即为该薄膜晶体管作为开关元件的用途，其中，半导体层23优选可以使用非晶硅材料。半导体层23可为一非晶硅层，欧姆接触层24的材料可为N⁺-Si，此处仅是举例，但本发明不限于此，也可依实际需求调整。

第二实施例

图5为本发明阵列基板第二实施例的局部放大俯视图，其制造步骤与第一实施例相同，但第一实施例所制造的储存电容线31于扫描线32一侧不超出像素电极29；本实施例则在制作金属层26a、26b和26c时，如图3C所示，此储存电容线31的延伸部会形成如图5中C区域所示的凹槽形状，且与像素电极29交错重叠，其余步骤均与第一实施例相同。形成此凹槽形状且与像素电极29交错重叠的原因在于制造阵列基板时，由于层与层之间会有对位误差的现象产生，当像素电极29(如即ITO电极)曝光时，此像素电极不管是向上或向下位移会造成电容的变异，因此可将变异的区域局限于此，变异量就会因此减小，也即让曝光的影响变小，而完成本实施例的阵列基板。换言之，由于当像素电极进行曝光时，像素电极的偏移可能会造成电容的变异，若将变异的区域局限于此，则变异量就相对减小，可增加稳定性。

第三实施例

请参考图6A至图6C，其为本发明阵列基板第三实施例的制造方法，此制造方法可与第一实施例相同，但不同的是本实施例不包括如图3C所示的透明电极层25，而形成如图6A所示的剖视图。

接着，如图6B所示，蚀刻此欧姆接触层24。接下来的步骤则与第一实施例相同。最后可形成如图6C所示的阵列基板的结构。其中，此时像素电极29与金属层26b接触。

第四实施例

请参考图7A及图7B，其中图7A为沿用图2的AA’线的剖视图，如图7B所示为沿用图2的BB’线的剖视图。本发明可另外提供一种阵列基板的制造方法，其制造方法与第一实施例相同，但不同的是本实施例不形成如图3E所示的保护层27，其余步骤则与第一实施例相同。在本实施例中的第二接触窗28b用半色调曝光工艺(halftone)以形成凹洞，但平坦层28仍盖住金属层26c。最后，可完成如图7A及图7B所示的阵列基板。

第五实施例

请参考图8，本发明可另外提供一种阵列基板的制造方法，其制造方法可与第三实施例相同，但不同的是本实施例不包括如图6C所示的保护层27。在本实施例中的第二接触窗28b用半色调曝光工艺(halftone)以形成凹洞，但平坦层28仍盖住金属层26c。此外，本实施例在沿用图2中的BB’线的部分，其剖视图则可如第四实施例中的图7B所示。最后可完成如图8所示的阵列基板。

因此，通过本发明使用储存电容线平行数据线，同时使得此储存电容线具有一延伸部对应于扫描线的上方及像素电极的下方的阵列基板，也即此延伸部平行扫描线，不但降低了寄生电容对于像素电极所产生的回踢电压，而且降低所显示的画面的闪烁的情形。

虽然本发明已以实施例揭示如上，然而其并非用以限定本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，应当可作各种更动与润饰，因此本发明的保护范围应当视后附权利要求所界定的范围为准。

Claims (20)

1.一种阵列基板，其包括：

一基板；

一栅极金属层，配置于该基板表面，并且作为一栅极与一扫描线；

一栅极绝缘层，配置于该基板上，并覆盖该栅极金属层；

一半导体层，配置于对应于该栅极上方的该栅极绝缘层表面；

一图案化的金属层，配置于该半导体层表面及该栅极绝缘层表面，包括该半导体层表面的一源极及一漏极，以及该栅极绝缘层表面的一储存电容线以及一数据线，其中该储存电容线与该数据线平行，且该储存电容线具有一延伸部平行于该扫描线；

一平坦层，覆盖于该基板上；以及

一像素电极，配置于该平坦层表面，该像素电极与该漏极电性连接，且重叠于该扫描线的一部分、该数据线的一部分、该储存电容线的一部分以及该延伸部的一部分。

2.如权利要求1所述的阵列基板，还包括一欧姆接触层，其对应于该栅极的两侧，且配置于该半导体层及该图案化的金属层之间。

3.如权利要求2所述的阵列基板，其中该欧姆接触层的材料包含N⁺-Si。

4.如权利要求1所述的阵列基板，还包括一保护层，其配置于该栅极绝缘层及该图案化的金属层表面。

5.如权利要求1所述的阵列基板，其中该像素电极完全覆盖该储存电容线。

6.如权利要求1所述的阵列基板，其中该储存电容线的延伸部与该像素电极侧边切齐。

7.如权利要求1所述的阵列基板，其中该储存电容线的延伸部与该像素电极交错重叠。

8.如权利要求1所述的阵列基板，其中该像素电极为氧化铟锡电极或氧化铟锌电极。

9.如权利要求2所述的阵列基板，其中该欧姆接触层与该金属层之间包括一透明电极层，且该透明电极层与该像素电极连接。

10.如权利要求9所述的阵列基板，其中该透明电极层为氧化铟锡或氧化铟锌。

11.一种阵列基板的制造方法，其包括下列步骤：

提供一基板；

在该基板上形成一栅极金属层，且该栅极金属层作为一栅极与一扫描线；

在该基板上形成一栅极绝缘层，以覆盖该栅极金属层；

在该栅极绝缘层表面形成一半导体层，对应于该栅极的上方；

在该半导体层与该栅极绝缘层表面形成一图案化的金属层，包括在该半导体层表面的彼此分离的一源极及一漏极，以及在该栅极绝缘层的一储存电容线以及一数据线，该储存电容线与该数据线平行，并且该储存电容线具有一延伸部平行该扫描线；

在该基板上形成一图案化的平坦层，以覆盖该图案化的金属层、该栅极绝缘层及该半导体层；以及

在该平坦层表面形成一像素电极，重叠该扫描线的一部分、该数据线的一部分、该储存电容线的一部分以及该延伸部的一部分，且该像素电极与该漏极电性连接。

12.如权利要求11所述的阵列基板的制造方法，还包括形成一奥姆接触层，其对应于栅极的两侧且配置于该半导体层及该图案化的金属层之间。

13.如权利要求11所述的阵列基板的制造方法，还包括形成一保护层，配置于该栅极绝缘层及该图案化的金属层的表面。

14.如权利要求11所述的阵列基板的制造方法，其中该像素电极完全覆盖该储存电容线。

15.如权利要求11所述的阵列基板的制造方法，其中该储存电容线的延伸部与该像素电极侧边切齐。

16.如权利要求11所述的阵列基板的制造方法，其中该储存电容线的延伸部与该像素电极交错重叠。

17.如权利要求11所述的阵列基板的制造方法，其中该像素电极为氧化铟锡电极或氧化铟锌电极。

18.如权利要求11所述的阵列基板的制造方法，其中该半导体层包含一非晶硅层。

19.如权利要求12所述的阵列基板的制造方法，还包括在该欧姆接触层及该金属层之间形成一透明电极层，且该透明电极层与该像素电极连接。

20.如权利要求19所述的阵列基板的制造方法，其中该透明电极层为氧化铟锡或氧化铟锌。

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