CN101204124A - 防翘曲衬底及其制造方法 - Google Patents

防翘曲衬底及其制造方法 Download PDF

Info

Publication number
CN101204124A
CN101204124A CNA2006800225244A CN200680022524A CN101204124A CN 101204124 A CN101204124 A CN 101204124A CN A2006800225244 A CNA2006800225244 A CN A2006800225244A CN 200680022524 A CN200680022524 A CN 200680022524A CN 101204124 A CN101204124 A CN 101204124A
Authority
CN
China
Prior art keywords
circuit board
feature
moulding
solder resist
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006800225244A
Other languages
English (en)
Other versions
CN101204124B (zh
Inventor
R·W·J·范登博门
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN101204124A publication Critical patent/CN101204124A/zh
Application granted granted Critical
Publication of CN101204124B publication Critical patent/CN101204124B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3452—Solder masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/0989—Coating free areas, e.g. areas other than pads or lands free of solder resist
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structure Of Printed Boards (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Liquid Crystal (AREA)
  • Combinations Of Printed Boards (AREA)
  • Electronic Switches (AREA)

Abstract

与示例实施例一致的，提出了一种包括电路板(500)的设备。所述电路板包括第一表面(501a)和第二表面(501b)。第一和第二表面中的每一个上均组装有至少一个元件；所述电路板的第一表面在其第二表面之前被元件组装，并且被上成型。所述电路板具有设置在第二表面的多个区域上的导电材料，限定了第二表面上的至少一个特征(504)。所述至少一个特征是通过导电材料限定的，而不是通过设置在第二表面上的与导电材料重叠的阻焊剂(508)限定的，其中所述至少一个特征是在组装第一表面元件的工艺期间保持暴露的特征，而不是基准。

Description

防翘曲衬底及其制造方法
技术领域
本发明涉及一种半导体封装中使用的衬底。具体地，本发明涉及一种用于防止翘曲的平底设计衬底及其制造方法。
背景技术
在半导体封装中用作芯片载体的衬底通常利用由树脂材料构成的核心层形成。将铜膜分别附加到核心层的相反的上和下表面，并且进行曝光、显影和刻蚀处理以对铜膜构图，从而形成多个导电迹线。当在封装制作工艺中使用时，核心层的上和下表面通常作用不同。例如，在RF模块中，利用倒装芯片技术和引线接合技术将大量元件组装到衬底的上表面，并且SMD无源元件包括功率晶体管。对上表面处的元件进行上成型(overmold)，以便保护元件不被湿气和污垢损坏。将热沉(heat sink)设置在下表面处以发散通过从上表面通过衬底延伸至下表面的热通孔传递的热。向热通孔填充铜和环氧填充物。同样在下表面处，存在一个或更多LGA(连接盘网格阵列：Land Grid Array)和/或BGA(球网格阵列：Ball Grid Array)。在封装制作工艺期间遇到的一个主要问题是衬底的变形。此外，经常在热通孔中或其附近产生裂纹，尤其在位于热沉边缘附近的热通孔中或附近。
现有技术已经试图例如通过解决热膨胀系数(CTE)失配来解决衬底翘曲的问题。Rosenmayer等人(1995年12月5日公告的)US专利No.5,473,119公开了一种具有应力吸收装置的衬底，包括支撑或核心层、应力减轻层和具有多条迹线的导电层。当经由可变温度工艺将电子元件安装到衬底并且与衬底电连接时，应力减轻层吸收CTE引入的应力效应。不幸地是，应力减轻层增加了衬底的厚度，并且增加了生产复杂度和衬底的成本。
Chang等人(2004年12月28日公告的)US专利No.6,835,897公开了一种防翘曲衬底，具有在其第一表面上设置的多条第一导电迹线和多条第一无功能迹线，并且具有在其第二表面上设置的多条第二导电迹线和多条第二无功能迹线。将第一无功能迹线按照与第二无功能迹线不同的密度进行设置，以便允许从衬底的第一表面上的第一导电迹线和第一无功能迹线产生的应力与从第二侧上的第二导电迹线和第二无功能迹线产生的应力抵消。然而，提供具有对在衬底的两个相反表面处产生的应力进行平衡的适合密度的无功能迹线导致增加的制造复杂度，并且可能限制可用于安装电子元件的衬底面积。
需要提供一种克服现有技术的上述局限中的至少一些的防翘曲衬底。
发明内容
在根据本发明的实施例中，提出了一种设备。该设备包括：包括第一表面和第二表面的电路板，第一和第二表面中的每一个上均组装有至少一个元件，所述电路板的第一表面在其第二表面之前被组装，用于被上成型。所述电路板具有设置在第二表面的多个区域上的导电材料，限定了第二表面上的至少一个特征。所述至少一个特征是通过导电材料限定的，而不是通过设置在第二表面上的与导电材料重叠的阻焊剂限定的。所述至少一个特征是在组装第一表面的工艺期间保持暴露的特征，而不是基准。
在根据本发明的另一个实施例中，提出了一种设计电路板的方法。所述方法包括：提供电路设计；对电路进行布局以得到电路板，用于使一些元件将被组装到电路板的第一表面上，并且另一元件将被组装到电路板的第二表面上。第一表面用于被上成型，并且向电路板的第二表面添加阻焊剂层。按照这样的方式添加阻焊剂，使得阻焊剂保持与第二表面上的导电特征近似共面。
在根据本发明的另一个实施例中，提出了一种其上存储有指令数据的存储介质。所述指令数据在被执行时导致以下操作：接收电路设计；对电路进行布局以得到电路板，使得一些元件将被组装到电路板的第一表面上，并且另一元件将被组装到电路板的第二表面上，第一表面用于被上成型；以及向电路板的第二表面添加阻焊剂层，按照这样的方式添加阻焊剂，使得阻焊剂保持与第二表面上的导电特征近似共面。
本发明的以上内容不倾向于表示本发明的每一个公开的实施例或每一个方面。在以下附图和详细描述中将提供其他方面和示例实施例。
附图说明
现在将结合以下附图描述本发明的示范性实施例，其中类似的参考数字表示类似的项目：
图1(现有技术)是电路板100的示意性截面图；
图2(现有技术)是根据现有技术设计并制造的、如图1的示意图所示的电路板200的放大截面图；
图3A(现有技术)是图1中所示的现有技术电路板的布局视图的截面图；
图3B(现有技术)是沿图3A的A-A线得到的截面图；
图3C(现有技术)是图3B的截面图的一部分的放大；
图4是制造根据本发明实施例的电路板的方法的简化流程图；
图5是根据本发明实施例的电路板500的示意性截面图；
图6A是示出了在进行上成型之后、图1的电路板的Von Mises应力的仿真应力/形变图解数据；
图6B是示出了在进行上成型之后、图4的电路板的Von Mises应力的仿真应力/形变图解数据；
图7A是示出了在进行上成型之后、图1的电路板的衬底边缘形变的仿真数据；
图7B是示出了在进行上成型之后、图4的电路板的衬底边缘形变的仿真数据；
图8A是在根据现有技术组装之后的基于GETEK的衬底的截面图；以及
图8B是根据本发明实施例组装之后的基于GETEK的衬底的截面图。
具体实施方式
进行以下描述是为了使本领域技术人员能够实现和使用本发明，所述描述在具体应用及其要求的上下文中提供。所公开实施例的各种修改对于本领域的技术人员将是显而易见的，并且在不脱离本发明的精神和范围的情况下，可以将这里所限定的一般原理应用于其他实施例和应用。因此，本发明不局限于所公开的实施例，而是与符合这里公开的原理和特征的最宽范围相一致。
如在前讨论的，公知的是防止或者减小由CTE失配引起的衬底翘曲或形变。该发明人现在已经意识到，使得衬底的下表面基本为平面或与在成型工艺期间使用的载体基本上共形，能够防止或者减小通孔中的衬底翘曲或裂纹。优选地，衬底的整个下表面是平面的或与载体共形。可选地，只有衬底下表面的一部分是平面的或与载体共形，例如下表面的一部分与热沉近似。
参考图1，示出了根据现有技术的电路板100的示意性截面图。板100包括被示为具有在其间延伸的通孔102的多个夹层的形式的衬底101。衬底具有顶部表面101a和底部表面101b。在通孔102的底部末端处是由铜形式的导电材料形成的接触区104。同样示出的是由铜形式的导热材料形成的热沉106和设置在接触区106上面(下面)及其侧面的阻焊剂108。
参考图2，所示的是根据现有技术设计并且制造的、图1的示意图中所示的电路板200的放大截面图。多个夹层环氧层形式的衬底201示出为具有其间的通孔202。所述衬底具有顶部表面201a和底部表面201b。通孔202的底部末端处是由铜形式的导电材料形成的接触区204。同样示出的是由铜形式的导热材料形成的热沉206和设置在热沉206上面(下面)和侧面的阻焊剂208。截面图所示的电路板事先已被上成型，明显的是衬底201的顶部表面201a是翘曲的。将线210添加到截面图上以便突出衬底201的顶部表面201a的翘曲。
参考图3A，示出了图1中所示的现有技术电路板的顶部布局图的截面图。图3B示出了图2的电路板在顶部一侧进行组装并且进行了上成型之后，沿A-A线得到的截面图。图3C示出了图3B的组装后的电路板的截面图的放大部分。
参考图3A，将焊料掩模310示出为其下具有诸如312之类的导电表面。如在图3C中更清楚地可见的，在上成型工艺期间，所示板的顶部表面是翘曲的。这引起电路元件320保持不希望的角度。在图3B中，明显的是所述板的整个上表面不会相等地受到翘曲，并且所述翘曲主要位于所述板的底部表面不均匀的位置周围。
参考图4，所示的是制作根据本发明实施例的电路板的方法的简化流程图400。在步骤410，提供电路设计以便在电路板或模块中实现。在步骤420，对电路板进行布局，用于实现组装有指定元件的电路。在步骤430，应用诸如基准(fiducial)、热沉和板的其他方面之类的板特征。在步骤440，将阻焊剂涂敷到已布局的板上。基准作为衬底上的参考标记以辅助制造。这里，根据所述实施例，将用于底部层的阻焊剂按照不与底部衬底上的铜形式的导电材料重叠的方式来设置。例如，在热沉的边缘附近设置阻焊剂，而不接触热沉的表面。在实践中，在热沉和阻焊剂之间提供了较小的间隙，以解决制造容限，以便确保阻焊剂不会与热沉重叠。在步骤450，制造已布局的板。替换地，按照重叠的方式设置阻焊剂，然后对板底部进行平整以去除与导电材料重叠的阻焊剂。在步骤460，在所制造的板的顶部表面进行组装。在进行组装之后，在步骤470，对顶部表面进行上成型。在步骤480，对所述板的底部表面进行组装。这样，完成了所制造的板或模块。
电路板的相对平坦的底部一侧提供用于上成型工艺的支撑，并且减小了由于电路板的不均匀底部表面导致的翘曲的发生。
尽管在图4的实施例中，导电材料不与阻焊剂材料重叠，在本发明的范围内，可以使一些导电材料与阻焊剂重叠，而其他导电材料不与阻焊剂重叠。例如，当在制造中发现所述板的特定部分翘曲时，可以只去除在那部分板上重叠的阻焊剂，以便重做那一部分。
参考图5，示出了根据本发明实施例的电路板500的示意性截面图。所述板500包括衬底501，衬底501的形式为被示为具有在其中延伸的通孔502的多个夹层。衬底具有顶部表面501a和底部表面501b。在通孔502的底部末端处是由铜形式的导电材料构成的接触区504。还示出了由铜形式的导热材料形成的热沉506和设置为与接触区504及其侧面相邻并且没有与其重叠的阻焊剂508。
参考图6A，所示的是仿真的应力图解数据610，示出了在根据现有技术的图1的电路板在上成型之后的Von Mises应力。根据图解明显的是，在所述板中存在显著的翘曲。
参考图6B，所示的是仿真的应力图解数据620，示出了图4的电路板在上成型之后的Von Mises应力。根据图解明显的是，在该板中比图1的板中存在小得多的应力和翘曲。因为元件放置系统针对平坦表面“理想地”操作，显而易见的是，所述板底部表面上的元件放置是端正的。总之，所制造的板的质量较高。
参考图7A，所示的是针对根据现有技术的图1的电路板在上成型之后的衬底边缘形变的仿真数据710。参考图7B，所示的是针对图4的电路板在上成型之后的衬底边缘形变的仿真数据720。清楚的是，通过本发明的本实施例的应用，减小了边缘形变。
参考图8A，所示的是对根据现有技术设计和制造的板进行组装之后的基于GETEK的衬底的截面图。参考图8B，所示的是在对根据本发明实施例来设计和制造的板进行组装之后的基于GETEK的衬底的截面图。从所述图可以明显看出，当使用根据本实施例的设计时产生小得多的翘曲。例如，导体810a与通孔820a的法向之间具有相当大的角度。相反，导体810b近似与通孔820b垂直。
对于本领域普通技术人员显而易见的是，为了进行组装而保持相对平坦的表面是有利的。另外明显的是，在制造期间不希望板的翘曲。
上述实施例对于其中附加到层压板的顶部一侧的半导体管芯比底部一侧处的热沉更小的产品特别重要。在这种情况下，成型化合物的压力影响与热沉重叠的顶部一侧上的区域，导致热沉非常易于翘曲。
当采用其中在一个步骤中对整个模块成型的映射成型(mapmolding)时，以上实施例是特别有用的。
尽管已经参考几个具体的示例实施例描述了本发明，但本领域技术人员应当理解，在不脱离所附权利要求所阐述的本发明的精神和范围的情况下，可以对这些实施例进行很多改变。

Claims (20)

1.一种设备，包括：电路板(500)，电路板(500)包括第一表面(501a)和第二表面(501b)，第一和第二表面中的每一个用于在其上组装至少一个元件，所述电路板用于在其第二表面之前组装其第一表面并进行上成型，所述电路板具有设置在第二表面的多个区域上的导电材料，限定了第二表面上的至少一个特征(504)，所述至少一个特征是通过导电材料限定的，而不是通过设置在第二表面上的与导电材料重叠的阻焊剂(508)限定的，其中所述至少一个特征是在组装第一表面的工艺期间保持暴露的特征，而不是基准。
2.根据权利要求1所述的设备，其中所述至少一个特征包括热沉(506)。
3.根据权利要求1所述的设备，其中所述至少一个特征包括通孔(502)。
4.根据权利要求1所述的设备，其中在所述设备的第二表面上将阻焊剂(508)按照非重叠方式设置在每一个导电特征周围。
5.根据权利要求1所述的设备，其中在所述设备的第二表面上，将阻焊剂设置在与导电特征实质上相同的平面上。
6.根据权利要求1所述的设备，其中将在所述板的第二表面上设置的材料设置为一个图案，以防止所述板在二次成型期间的翘曲。
7.根据权利要求1所述的设备，其中所述第二表面沿其平坦的其余表面具有足够的支撑，使得在上成型期间，所述电路板实质上不会翘曲。
8.根据权利要求1所述的设备，包括：
在包括至少一个穿透孔元件的第一表面上组装的电路元件；
对第一表面进行的上成型，其中所述电路板实质上是平面的。
9.根据权利要求1所述的设备，从由以下特征组成的组中选择所述至少一个特征：焊盘、热沉和通孔。
10.根据权利要求1所述的设备，其中所述至少一个特征包括热沉(506)。
11.一种设计电路板的方法(400)，包括：
提供电路设计(410)；
对电路进行布局以得到电路板(420、430)，使得一些元件将被组装到电路板的第一表面上，并且另一元件将被组装到电路板的第二表面上，第一表面用于被上成型；以及
向电路板的第二表面添加阻焊剂层(440)，按照这样的方式添加阻焊剂，使得阻焊剂保持与第二表面上的导电特征近似共面。
12.根据权利要求11所述的方法，其中从由以下特征组成的组中选择所述特征(450)：焊盘、热沉和通孔。
13.根据权利要求11所述的方法，其中所述特征包括热沉。
14.根据权利要求11至13中任一项所述的方法，包括根据布局提供电路板。
15.根据权利要求14所述的方法，包括组装第一表面(460)并且对其进行上成型(470)。
16.根据权利要求15所述的方法，其中上成型(470)包括映射成型。
17.根据权利要求15和16中的任一项所述的方法，其中在上成型(470)期间，所述板实质上保持为平面。
18.根据权利要求17所述的方法，包括组装所述板的第二表面(480)。
19.根据权利要求11至18中的任一项所述的方法，其中所述电路设计包括至少一个穿透孔元件。
20.一种其上存储有指令数据的存储介质，所述指令数据在被执行时导致以下操作：接收电路设计；对电路进行布局以得到电路板，使得一些元件将被组装到电路板的第一表面上，并且另一元件将被组装到电路板的第二表面上，第一表面用于被上成型；以及向电路板的第二表面添加阻焊剂层，按照这样的方式添加阻焊剂，使得阻焊剂保持与第二表面上的导电特征近似共面。
CN2006800225244A 2005-06-24 2006-06-23 防翘曲衬底及其制造方法 Active CN101204124B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US69364805P 2005-06-24 2005-06-24
US60/693,648 2005-06-24
PCT/IB2006/052067 WO2006137043A1 (en) 2005-06-24 2006-06-23 Warpage preventing substrates and method of making same

Publications (2)

Publication Number Publication Date
CN101204124A true CN101204124A (zh) 2008-06-18
CN101204124B CN101204124B (zh) 2013-01-02

Family

ID=37309487

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006800225244A Active CN101204124B (zh) 2005-06-24 2006-06-23 防翘曲衬底及其制造方法

Country Status (7)

Country Link
US (1) US8383954B2 (zh)
EP (1) EP1897424B1 (zh)
JP (1) JP4913134B2 (zh)
CN (1) CN101204124B (zh)
AT (1) ATE460829T1 (zh)
DE (1) DE602006012833D1 (zh)
WO (1) WO2006137043A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014229761A (ja) * 2013-05-23 2014-12-08 株式会社東芝 電子機器

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4104111A (en) * 1977-08-03 1978-08-01 Mack Robert L Process for manufacturing printed circuit boards
US4426767A (en) * 1982-01-11 1984-01-24 Sperry Cororation Selective epitaxial etch planar processing for gallium arsenide semiconductors
US4512829A (en) * 1983-04-07 1985-04-23 Satosen Co., Ltd. Process for producing printed circuit boards
US4487654A (en) * 1983-10-27 1984-12-11 Ael Microtel Limited Method of manufacturing printed wiring boards
US4720324A (en) * 1985-10-03 1988-01-19 Hayward John S Process for manufacturing printed circuit boards
DE3629177A1 (de) * 1986-08-28 1988-03-17 Hoechst Ag Vernetzte polymerisate und verfahren zu ihrer herstellung
DE3811042A1 (de) * 1988-03-31 1989-10-19 Merck Patent Gmbh Ionenaustauscher
US4842699A (en) * 1988-05-10 1989-06-27 Avantek, Inc. Method of selective via-hole and heat sink plating using a metal mask
US5038132A (en) * 1989-12-22 1991-08-06 Texas Instruments Incorporated Dual function circuit board, a resistor element therefor, and a circuit embodying the element
DE9013137U1 (de) * 1990-09-15 1992-01-23 Röhm GmbH, 6100 Darmstadt Hochvernetztes, perlförmiges, aktivierbares, hydrophiles Trägermaterial
US5160579A (en) * 1991-06-05 1992-11-03 Macdermid, Incorporated Process for manufacturing printed circuit employing selective provision of solderable coating
JP3366062B2 (ja) 1992-07-02 2003-01-14 モトローラ・インコーポレイテッド オーバモールド形半導体装置及びその製造方法
EP0584386A1 (de) * 1992-08-26 1994-03-02 International Business Machines Corporation Leiterplatte und Herstellungsverfahren für Leiterplatten
WO1994018701A1 (en) 1993-02-05 1994-08-18 W.L. Gore & Associates, Inc. Stress-resistant semiconductor chip-circuit board interconnect
US5872338A (en) * 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
US6011694A (en) 1996-08-01 2000-01-04 Fuji Machinery Mfg. & Electronics Co., Ltd. Ball grid array semiconductor package with solder ball openings in an insulative base
JPH11186432A (ja) 1997-12-25 1999-07-09 Canon Inc 半導体パッケージ及びその製造方法
US6034427A (en) * 1998-01-28 2000-03-07 Prolinx Labs Corporation Ball grid array structure and method for packaging an integrated circuit chip
US6565954B2 (en) * 1998-05-14 2003-05-20 Matsushita Electric Industrial Co., Ltd. Circuit board and method of manufacturing the same
US6711812B1 (en) * 1999-04-13 2004-03-30 Unicap Electronics Industrial Corporation Method of making metal core substrate printed circuit wiring board enabling thermally enhanced ball grid array (BGA) packages
DE19920794A1 (de) * 1999-05-06 2000-11-09 Merck Patent Gmbh Verfahren zur Herstellung von Perlpolymerisaten
US6373717B1 (en) * 1999-07-02 2002-04-16 International Business Machines Corporation Electronic package with high density interconnect layer
US6351393B1 (en) * 1999-07-02 2002-02-26 International Business Machines Corporation Electronic package for electronic components and method of making same
JP2001267463A (ja) * 2000-03-17 2001-09-28 Nec Yamaguchi Ltd 半導体装置基板及び半導体装置の製造方法
US6573610B1 (en) * 2000-06-02 2003-06-03 Siliconware Precision Industries Co., Ltd. Substrate of semiconductor package for flip chip package
DE10042764A1 (de) * 2000-08-31 2002-03-14 Moeller Gmbh Verfahren zur Herstellung eines massereichen ohmschen Widerstands und elektronische Baueinheit
JP4923336B2 (ja) * 2001-04-10 2012-04-25 日本電気株式会社 回路基板及び該回路基板を用いた電子機器
JP2003087094A (ja) * 2001-07-02 2003-03-20 Toshiba Corp 弾性表面波装置及びその製造方法
US6768064B2 (en) * 2001-07-10 2004-07-27 Fujikura Ltd. Multilayer wiring board assembly, multilayer wiring board assembly component and method of manufacture thereof
TW508703B (en) * 2001-10-09 2002-11-01 Advanced Semiconductor Eng Manufacturing method of semiconductor chip package structure
JP2003124387A (ja) * 2001-10-10 2003-04-25 Sony Corp 半導体装置及び該半導体装置に使用されるプリント基板
JP2003332490A (ja) * 2002-05-17 2003-11-21 Tdk Corp 部品搭載基板、及び、これを用いた電子部品
TW564533B (en) * 2002-10-08 2003-12-01 Siliconware Precision Industries Co Ltd Warpage-preventing substrate
TWI229574B (en) 2002-11-05 2005-03-11 Siliconware Precision Industries Co Ltd Warpage-preventing circuit board and method for fabricating the same
US6896173B2 (en) 2003-07-21 2005-05-24 Via Technologies, Inc. Method of fabricating circuit substrate

Also Published As

Publication number Publication date
JP4913134B2 (ja) 2012-04-11
US20090103274A1 (en) 2009-04-23
EP1897424B1 (en) 2010-03-10
JP2008547215A (ja) 2008-12-25
CN101204124B (zh) 2013-01-02
ATE460829T1 (de) 2010-03-15
DE602006012833D1 (de) 2010-04-22
EP1897424A1 (en) 2008-03-12
WO2006137043A1 (en) 2006-12-28
US8383954B2 (en) 2013-02-26

Similar Documents

Publication Publication Date Title
US20080115349A1 (en) Method of manufacturing a component-embedded printed circuit board
US7919851B2 (en) Laminate substrate and semiconductor package utilizing the substrate
US8830689B2 (en) Interposer-embedded printed circuit board
US7754538B2 (en) Packaging substrate structure with electronic components embedded therein and method for manufacturing the same
RU2004126136A (ru) Способ встраивания компонента в основание
US8013443B2 (en) Electronic carrier board and package structure thereof
CN102034768B (zh) 具有晶粒埋入式以及双面覆盖重增层的基板结构及其方法
US7667325B2 (en) Circuit board including solder ball land having hole and semiconductor package having the circuit board
KR102228461B1 (ko) 반도체 패키지 장치
US20090057873A1 (en) Packaging substrate structure with electronic component embedded therein and method for manufacture of the same
US8022513B2 (en) Packaging substrate structure with electronic components embedded in a cavity of a metal block and method for fabricating the same
CN1738030A (zh) 用于制造半导体封装件的衬底
CN102779794A (zh) 用于控制封装翘曲的方法和结构
KR20170015077A (ko) 반도체 패키지
US6954360B2 (en) Thermally enhanced component substrate: thermal bar
CN101204124B (zh) 防翘曲衬底及其制造方法
KR20050001930A (ko) 고밀도 칩 스케일 패키지 및 그 제조 방법
CN116207052A (zh) 包含悬浮增强层的半导体装置及其制造方法
KR20090089175A (ko) 반도체 패키지용 기판
JP5234001B2 (ja) 電子部品パッケージとその製造方法
US6965162B2 (en) Semiconductor chip mounting substrate and semiconductor device using it
US20230170313A1 (en) Laminate substrate for integrated device packages
KR20240135705A (ko) 고밀도 회로기판 및 제조방법
KR20240100764A (ko) 전자 패키지 및 전자 패키지 제조방법
KR100771359B1 (ko) 코어 스티프너를 구비한 기판

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: NXP CO., LTD.

Free format text: FORMER OWNER: KONINKLIJKE PHILIPS ELECTRONICS N.V.

Effective date: 20091113

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20091113

Address after: Holland Ian Deho Finn

Applicant after: Koninkl Philips Electronics NV

Address before: Holland Ian Deho Finn

Applicant before: Koninklijke Philips Electronics N.V.

ASS Succession or assignment of patent right

Owner name: TSMC CO.,LTD.

Free format text: FORMER OWNER: NXP CO., LTD.

Effective date: 20100429

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: EINDHOVEN, NETHERLANDS TO: HSINCHU COUNTY, TAIWAN PROVINCE

TA01 Transfer of patent application right

Effective date of registration: 20100429

Address after: Hsinchu County of Taiwan Province

Applicant after: Taiwan Semiconductor Manufacturing Co., Ltd.

Address before: Holland Ian Deho Finn

Applicant before: Koninkl Philips Electronics NV

C14 Grant of patent or utility model
GR01 Patent grant