CN101196776B - 加速器、信息处理装置和信息处理方法 - Google Patents

Abstract

本发明涉及一种加速器、信息处理装置和信息处理方法。本发明的加速器能够与PC连接并能够执行程序，具备：能够通过并行处理执行程序的多个计算部件；控制多个计算部件各自的动作和处理能力的至少一个的F/V控制部件；根据与所执行的程序有关的负荷信息，决定多个计算部件各自的动作和处理能力的至少一个，与该决定对应地控制F/V控制部件的计算部件。

Description

加速器、信息处理装置和信息处理方法

技术领域

本发明涉及加速器、信息处理装置和信息处理方法，特别涉及能够与信息处理装置连接并具有能够通过并行处理执行程序的多个计算部件的加速器、与该加速器连接的信息处理装置和信息处理方法。

背景技术

现在，已知向信息处理装置附加了具有计算功能的装置而使该附加的装置分担所执行的处理的一部分的技术。例如，有以下这样的技术：在作为信息处理装置的个人计算机(以下称为PC)中安装被称为加速器的具有计算功能的装置，PC主体的中央处理装置(以下称为CPU)使加速器分担程序的处理，谋求提高处理速度。

最近，例如在特开2003-15785号公报中，还提出了不只是单纯地谋求处理分担或提高处理速度，还考虑到消耗功率而向主体部分附加了加速器的信息处理装置。

根据该提出的技术，主体部分侧的CPU读入所附加的加速器的性能信息，根据该性能信息决定并设置加速器的驱动电压或驱动频率，由此能够驱动与低消耗功率模式等对应的加速器。

但是，在上述提出的信息处理装置的情况下，决定加速器的驱动电压等的是主体部分侧的CPU，因此，该CPU必须执行该决定处理，CPU会产生过载。

另外，上述提出的信息处理装置完全没有考虑到加速器内部有多个计算部件那样的情况。

发明内容

本发明的一个形式的加速器是能够与信息处理装置连接并能够执行程序的加速器，其特征在于包括：能够通过并行处理执行上述程序的多个计算部件；控制上述多个计算部件各自的动作和处理能力的至少一个的动作控制部件；根据与所执行的上述程序有关的负荷信息，决定上述多个计算部件各自的上述动作和处理能力的至少一个，与该决定对应地控制上述动作控制部件的控制部件。

附图说明

图1是表示本发明的实施例1的信息处理装置的结构的结构图。

图2是用于说明本发明的实施例1的加速器的结构的框图。

图3是表示本发明的实施例1的CPU的处理流程的例子的流程图。

图4是表示本发明的实施例1的表示负荷信息和并行度信息的表数据(table data)的例子的图。

图5是表示本发明的实施例1的CPE的处理例子的流程图。

图6是表示本发明的实施例1的动作频率的决定处理的流程例子的流程图。

图7是表示本发明的实施例1的CPE的计算部件中的处理程序结束时的处理流程的例子的流程图。

图8是用于说明本发明的实施例1的CPE中的处理的图。

图9是表示本发明的实施例2的加速器的结构的框图。

图10是表示本发明的实施例2的CPU的处理流程的例子的流程图。

图11是表示本发明的实施例2的表示与解码处理有关的负荷信息和并行度信息的表数据的例子的图。

图12是表示本发明的实施例2的CPE中的解码处理的例子的流程图。

具体实施方式

以下，参考附图说明本发明的实施例。

(实施例1)

首先，根据图1，说明本发明的实施例1的信息处理装置的结构。图1是表示本实施例的信息处理装置的结构的结构图。

信息处理装置1构成为包括具有PC设计构造(architecture)的PC2。PC2能够附加，即连接加速器3。PC2是构成为包括以下部件的信息处理装置，即CPU(中央处理单元)11、MCH(MemoryController Hub)12、ICH(I/O Controller Hub)13、GPU(GraphicsProcessing Unit)14、主存储器15、作为图像存储器的VRAM(VideoRAM)16。因此，将加速器3与具有这样的PC构造的PC2连接而构成信息处理装置1。另外，在本实施例中，作为PC构造，表示了由CPU11、MCH12、ICH13、GPU14构成的PC构造的例子，但PC构造并不只限于这样的结构。

特别地，MCH12负担着CPU11与主存储器15的连接等的功能，是具有所谓的北桥功能的半导体装置的芯片。ICH13是具有经由PCI总线、USB等与硬盘装置(以下称为HDD)17等其他结构要素连接等的所谓南桥功能的半导体装置的芯片。在此，ICH13对与USB2、SATA(Serial ATA)、Audio、PCI Express等规格对应的各信号的输入输出进行控制。另外，作为图形用处理装置的GPU14是所谓的图形引擎，是进行显示3维图形所必需的计算处理的半导体装置的芯片。

作为具有计算功能的附加装置的加速器(以下简称为AC)3与ICH13连接，进而是与作为自己的工作存储器的RAM(也可以是快闪存储器等)4连接的芯片。将在后面说明作为外围设备的AC3的结构。另外，也可以将RAM4设计在AC3的内部。

CPU11能够执行各种应用程序，在各种应用程序中，有负荷量高的程序，也有负荷量低的程序。因此，CPU11可以委托AC3执行负荷量高的应用程序，例如图像识别应用程序、动画重放等的应用程序。具体地说，在信息处理装置1中使用AC3执行某应用程序的情况下，CPU11向AC3输出规定的指令，AC3接收该指令而执行由CPU11指定的程序的处理。在该情况下，例如AC3在执行指定的处理，例如图像的识别处理的情况下，通过DMA读入来自SATA等的流信号，进行其识别处理，通过DMA将进行了该识别处理的结果数据转送输出到GPU14等。

PCI Express具有一个以上的通道(lane)数。ICH13和AC3通过规定的通道数，例如1、2、4、8等通道数的PCI Express进行连接。通过BIOS等设置通道数。例如通过4通道的PCI Express将ICH13和AC3连接起来。

另外，也可以如在图1中用虚线表示的那样，将多个AC3分别与PCI Express的各通道连接，将多个AC3与ICH13连接。其结果是可以增加后述的处理单元(processing unit)的个数而与计算处理负荷高的应用程序对应。

进而，在将多个AC3与ICH13连接时，各AC3和ICH13也可以通过多个通道连接。

AC3是具有能够进行并行处理的多核多处理构造(multi-coremulti-process architecture)的半导体装置的处理器，控制各计算部件的动作和处理能力。

在本实施例中，AC3包含能够并行处理程序的多个计算部件，AC3在执行该指定的处理时，自己决定多个计算部件之间的分担，使各计算部件执行处理。在决定分担时，AC3自己决定使多个计算部件的哪个计算部件执行该处理，向执行该处理的计算部件供给电力，并且决定并设置该执行时的动作频率。

接着，说明AC3的结构。图2是用于说明AC3的结构的框图。AC3包含控制用处理单元(以下简称为CPE)21、多个，在此为4个处理单元(以下简称为PE)、接口部件(以下简称为I/F部件)23。设4个PE分别为PE22A、PE22B、PE22C、PE22D。以下，总称或指1个PE时称为PE22。进而，AC3包含I/F部件24，能够读出与AC3连接的RAM4内的程序和数据。CPE21、各PE22、I/F部件23、I/F部件24相互经由内部总线25连接。I/F部件23是用于内部总线25与PC构造的总线的接口的电路。CPE21如果接通电源，则从CPU11装载程序和数据并存储在RAM4中。另外，也可以将ROM设置在AC3内，而将该程序和数据存储在该ROM中，CPE21从该ROM读出。进而，将其他的输入输出端子26、PLL电路27、数字温度传感器(以下简称为DTS)28也设置在AC3的芯片内。

CPE21在内部包含作为控制部件的计算部件21a、缓冲存储器21b。各PE包含计算部件和局部存储器(local memory)。另外，在各PE中设置有频率/电压控制(以下简称为F/V)部件。具体地说，PE22A、PE22B、PE22C、PE22D(以下在总称或指一个PE时称为PE22)分别具有计算部件22Aa、22Ba、22Ca、22Da(以下在总称或指一个计算部件时称为计算部件22a)、局部存储器22Ab、22Bb、22Cb、22Db(以下在总称或指一个局部存储器时称为22b)。另外，在各PE22中设置有F/V部件22Ac、22Bc、22Cc、22Dc(以下在总称或指一个F/V部件时称为F/V部件22c)。

计算部件22a是根据来自CPE21的委托，对处理程序进行并行处理的电路。计算部件22a也可以是面向特定用途的硬件引擎，但在本实施例中，是可编程的通用处理部件。各计算部件22a是用于AC3的内部计算的资源。如后述那样，计算部件22a使用一个以上的计算部件对处理程序进行并行处理。

在此，计算部件22a是能够对数据宽度为128比特的数据进行SIMD计算的计算部件。进而，计算部件22a能够进行32比特的单精度和64比特的倍精度的浮点运算。

各局部存储器22b是存储作为处理程序和处理对象的数据的对象数据的存储部件。

例如，在各PE22中，在对图像数据进行图像识别处理、或进行图像数据的编码和解码处理等编码解码(CODEC)处理的情况下，在与各局部存储器22b的容量一致地进行了分割的状态下将从HDD17或未图示的照相机读出的处理对象的数据存储在各局部存储器22b中。另外，各计算部件22a通过SIMD计算，对该存储的数据执行规定的处理，并将执行结果存储在各局部存储器22b中。在各PE22中，如果规定的处理结束了，则将处理了的数据从局部存储器22b转送到HDD17，将下一个要处理的数据从HDD17转送到各局部存储器22b，如上述那样进行规定的处理。通过循环进行以上的处理，在信息处理装置1中，利用AC3流畅地进行图像识别处理等。

各F/V部件22c是控制对应的计算部件22a的动作和处理能力双方的动作控制部件，具体地说，是具有变更向对应的计算部件22a供给的时钟信号的频率的功能、供给和停止向计算部件22a内的各电路供给的时钟信号的功能、供给和停止向计算部件22a内的各电路供给的电力的功能的电路。另外，从PLL电路27供给向各电路供给的时钟CLK。

另外，在此，在各PE22中设置有F/V控制部件22c，但也可以针对4个PE22的全体设置一个 控制部件22c，对4个PE22的全体进行时钟信号的频率变更、时钟信号的供给和停止、以及电力的供给和停止。在该情况下，PLL电路27的输出经由图2中用虚线表示的开关电路29输出，从CPE21向该开关电路29供给用于停止时钟供给的控制信号。

动作频率变更功能如后述那样，是在各PE22内的各计算部件22a能够提供的计算性能比处理程序的负荷高的情况下，降低各PE22内的各计算部件22a等的动作频率，使基于时钟信号的消耗功率最优的功能。

时钟信号的供给和停止的功能，即时钟选通(clock gating)功能是用于向各PE22内的各计算部件22a等供给和停止时钟信号的功能。如果时钟信号的供给停止，则能够将基于时钟信号的消耗功率抑制为0。

电力的供给和停止的功能是向各PE22内的各计算部件22a等供给和停止电力的功能。如果电力的供给停止，则能够将因内部电路的漏电流造成的消耗功率抑制为0。

向各计算部件22a供给的时钟频率表示各计算部件22a的处理能力。在对各计算部件22a预先决定的最大动作频率时，该计算部件22a的处理能力最大，各F/V部件22c通过变更为该最大动作频率以下，能够将计算部件22a的处理能力控制为最大处理能力以下。

另外，通过停止供给应该向各计算部件22a供给的时钟，各F/V部件22c能够使各计算部件22a的动作停止。同样，通过停止供给应该向各计算部件22a供给的电力，例如停止供给电压的供给，各F/V部件22c能够使各计算部件22a的动作停止。因此，各F/V部件22c通过变更向计算部件22a供给的时钟的频率，或进行时钟信号的供给即时钟选通，或控制向各计算部件22a的电力供给，能够控制各计算部件22a的动作。

另外，在本实施例中，各F/V部件22c控制对应的计算部件22a的动作和处理能力双方，但也可以控制动作和处理能力的至少一方。

另外，如后述那样，CPE21的计算部件21a控制各PE22和各F/V部件22c。因此，与CPE21的计算部件21a的指示对应地，各F/V部件22c对计算部件22a的动作和处理能力进行控制。

如上述那样，作为控制部件的计算部件21a如果从CPU11接收到执行规定的处理的指令，则向4个PE22输出规定的指示。在该规定的指示中，包含哪个PE22执行该处理的指示、将这时的动作频率设置为多少的指示等。

另外，AC3的CPE21向作为可变电源的外部的电源电路模块的VRM(Voltage Regulator Module)30输出规定的代码信号VID，例如6比特信号，VRM30向AC3供给与该规定的代码信号VID对应的电源电压V。

进而，在此AC3构成为：AC3上的各电路分为多个，在此为13个块(block)，电源分别向该所分的每个块供给电力。即，针对各电源预先决定供给该电源的电路部分的块，各电源只向该预定的对应的块供给电源。具体地说，从内部逻辑用电源PS1向包含CPE21的块B1供给电源。从PLL部件用模拟电源PS2向包含PLL电路27的块B2供给电源。从数字温度传感器部件用模拟电源PS3向包含DTS28的块B3供给电源。从第一PCIExpress逻辑用电源PS4向包含PCIExpress用的I/F23的一部分的块B4供给电源。从第二PCIExpress逻辑用电源PS5、PCIExpress用模拟电源PS6向包含PCIExpress用的I/F23的其他一部分的块B5供给电源。从I/F24用模拟电源PS7向包含I/F24的一部分的块B7供给电源。从I/F24用逻辑电源PS8向包含I/F24的其他一部分的块B8供给电源。从其他输入输出端子26用电源PS9向包含其他输入输出端子26的块B9供给电源。分别从PE用电源PS10、PS11、PS12、PS13向4个PE22各个供给电源。

例如在使用AC3执行应用程序的状态下，CPU11控制来自各电源的电源供给，使得从全部的电源PS1～PS13向各电路部件供给电源。CPU11控制来自各电源的电源供给。另外，例如在不使用AC3的状态下，CPU11控制电源供给，使得不从电源PS1、PS7、PS8、PS9供给电源。更具体地说，如果CPU11向AC3指示设备状态(device state)，则CPE21接收该设备状态的信息，与该信息对应地，向外部的电源控制器31指示各电源PS1～PS13的电源供给状态。外部电源控制器31依照该电源供给状态的指示，变更各电源PS1～PS13的电源供给状态。设备状态有上述那样的供给全部电源PS1～PS13的电源的全(full)状态D0、只从电源PS1～PS13中的一部分电源进行电源供给的状态D1、以及所谓的睡眠状态D2那样的状态。

如上那样，由CPU11与信息处理装置1的状态对应地，在此为与AC3的使用状态对应地，控制向AC3内的各块的电源供给。

图3是表示CPU11的处理流程的例子的流程图。CPU11的处理程序被装载在主存储器15内，由CPU11执行。

以在CPU11执行各种处理的过程中，使AC3分担某处理，在此为图像识别处理的情况为例子进行说明。CPU11在与AC3之间，在委托该处理之前、执行规定的前处理之后，CPU11向AC3发送该图像识别程序(步骤S1)。CPE21的计算部件21a将来自CPU11的图像识别程序存储在RAM4中。

接着，CPU11向AC3发送作为图像识别处理的对象的对象数据的地址、识别处理的结果数据的地址、图像识别程序的负荷信息、图像识别程序的并行度信息(步骤S2)。AC3将接收到的负荷信息和并行度信息积蓄在RAM4中。

负荷信息是表示处理的负荷的信息，并行度信息是表示能够并行处理该处理程序的程度的信息。在本实施例中，以用包含0的整数0、1、2、......表示负荷信息和并行度信息为例子进行说明。负荷信息其数字越大，则表示该处理的负荷越大。并行度信息表示能够通过与该数字对应的PE个数来执行的处理。

对每个处理程序预先决定负荷信息和并行度信息，并存储在主存储器15中。图4是说明表示该负荷信息和并行度信息的表数据的例子的图。

如图4所示那样，对每个处理程序预先决定负荷信息和并行度信息。表示处理程序A的负荷为2，并行度为4的情况。表示处理程序B的负荷为1，并行度为1的情况。表示处理程序C的负荷为1，并行度为4的情况。

图4的表数据预先存储在主存储器15中，因此CPU11可以从主存储器15读出取得委托给AC3的处理程序的负荷信息和并行度信息，并发送给AC3。

接着，说明AC3的CPE21的计算部件21a的处理。图5是表示CPE21的处理的例子的流程图。

CPE21如果从CPU11委托了上述的处理，则参考接收到的负荷信息和并行度信息，将该负荷信息和并行度信息存储在RAM4中(步骤S11)。

CPE21根据该负荷信息和并行度信息，决定应该动作的PE(步骤S12)。即，CPE21在负荷信息的基础上加上并行度信息，决定应该动作的1个以上的PE22，决定动作的PE22的个数。在本实施例中，并行度表示能够并行处理的计算部件的最大个数，负荷将能够由1个PE22执行的处理量作为1，表示出与该处理量的比例。因此，CPE21根据接收到的负荷信息和并行度信息，能够决定可以由几个PE22并且在多少动作频率下执行处理程序。

在该决定方法中，依照使AC3的消耗电力最小这样的基准，决定最优的应该动作的PE22和动作频率。另外，控制在处理中不使用的PE22，使得消耗电力最小，例如使得停止电力的供给。

CPE21决定所决定的1个以上应该动作的PE22各自的动作频率和供给电压(步骤S13)。即，CPE21决定进行动作的各PE22的动作频率和供给电压，控制F/V部件22c使得向动作的各PE22供给与该决定了的动作频率对应的时钟信号和决定了的电压的电力。另外，不向不动作的PE供给时钟信号，并且也不供给计算处理所需要的电力。

例如如下这样进行步骤S13中的动作频率的决定。图6是表示动作频率的决定处理的流程例子的流程图。

首先，CPE21判断现在能够使用的PE22(步骤S21)。即，在接收到该处理指示时，有在AC3的PE22中有已经执行其他处理的PE22的情况。CPE21监视各PE22的动作，能够掌握各PE22正在执行哪个处理。因此，首先CPE21在委托处理之前，判断能够执行的PE22是哪个，决定能够使用，即能够执行的PE22(步骤S21)。

接着，CPE21决定与负荷对应的动作频率和供给电压，并向各PE22的各F/V部件22c通知(步骤S22)。例如如图4的表中的程序A那样，在负荷为2、并行度为4的处理程序，即在步骤S21时有3个能够执行的PE的情况下，如果各计算部件22a的能够动作的最大频率为f，则CPE21将表示程序的负荷的2除以表示能够执行的PE22的个数的3。这样，得到除法运算后的结果的值(2/3)。其结果是PE22的计算部件22a的动作频率为(2/3)f。

另外，有PE22的动作频率无法取除法运算结果的值的情况。例如，作为PE22的动作频率只是f、(1/2)f、(1/3)f、(1/4)f、(1/8)f等预先固定了的值才能动作的情况。在这样的情况下，CPE21选择决定接近(2/3)f并且比(2/3)f大的值作为动作频率。

这样，CPE21决定应该动作的PE22的动作频率，进而，还决定动作的PE22的供给电压。供给电压对于应该动作的PE22是进行动作所必需的电压。对于不动作的PE22，不供给动作所需要的电压，供给电压为0、或与待机(standby)状态那样的最小消耗电力对应的电压。

返回到图5，CPE21向动作的PE22发出指示使得装载处理程序(如果是上述的例子则为图像识别程序)(步骤S14)。具体地说，CPE21向PE22通知处理程序的地址，向PE22发出指示使得装载该处理程序，即输出处理程序的装载命令。其结果是动作的PE22装载处理程序并存储在局部存储器22b中。

另外，CPE21向动作的PE22输出启动命令(步骤S15)。接收到启动命令的PE22执行存储在局部存储器22b中的处理程序。这时，根据通知F/V部件22c并设置了的动作频率和电压，各PE22的计算部件22a进行动作。

PE22将处理的结果数据输出到在步骤S2中指示了的地址。

CPE21监视各PE的动作，如果全部的处理结束则执行规定的处理。

图7是表示CPE21的计算部件21a的处理程序结束时的处理流程的例子的流程图。

CPE21监视各PE22中的处理程序的执行状态，首先判断发出了执行该处理程序的动作指示的全部PE22是否结束了该处理(步骤S31)。

如果全部PE22的处理结束，则CPE21向CPU11输出表示所委托的处理程序的执行结束了的结束通知(步骤S32)。

另外，CPE21停止向结束了处理的PE22供给在步骤S13中决定了的动作频率的时钟信号和电压(步骤S33)。该停止表示处于所谓的待机状态下的动作频率的时钟信号和电压的供给状态。

如以上那样，从CPU11将处理程序委托给AC3，在AC3中执行。

接着，使用具体的例子说明以上的处理流程。图8是用于说明CPE21中的处理的图。图8表示AC3的状态变化的例子，表示为包含4个PE22。另外，  在图8中，节点Start表示CPE21动作之前的状态，节点End表示CPE21动作结束了的状态。如果CPE21的动作开始，则成为待机状态101的状态。

在图8中，AC3处于待机状态101，在该待机状态101下，从CPU11委托了负荷为1并且并行度为1的处理W时，成为状态102。

在待机状态101下，在AC3内部，对能够选通的电路部分进行时钟选通而停止供给时钟信号，向降低了时钟信号的频率的电路部分供给降低到可降低的水平的频率的时钟信号。因此，待机状态101是AC3的消耗功率最低的状态。

如果在该待机状态101下，委托了上述那样的处理W，则CPE21判断为该处理W是能够通过1个PE22进行处理的负荷1并且并行度为1的处理，因此在该情况下，将1个PE22A作为应该动作的PE，并且将该PE22A的动作频率设置为最大动作频率f，针对其他PE22B、22C、22D进行时钟选通，并且停止电力供给。另外，在图8中，4个PE22中的附加了斜线的PE22A是进行动作的PE。

如果该处理W结束，则从状态102返回到待机状态101。进而，AC3处于待机状态101，在该待机状态101下，从CPU11委托了负荷为1并且并行度为4的处理X时，成为状态103。

具体地说，如果委托了上述那样的处理X，则CPE21判断为该处理X是能够由一个PE22进行处理的负荷1并且并行度为4的处理。另外，在消耗电力最少的动作方法是使负荷均等地分担给能够动作的多个PE22的方法时，将4个PE22全部作为应该动作的PE，并且将各PE22的动作频率设置为(1/4)f(f是最大动作频率)使其动作。

另外，在负荷为1并且并行度为4的处理X的情况下，作为选择项，其他还有在(1/1)f的动作频率下由1个PE执行的方法、在(1/2)f的动作频率下由2个PE执行的方法，但根据AC3中的各电路的安装方法、运用方法等，所决定的最优，即消耗功率低的方法是不同的。

如果该处理X结束，则从状态103返回到待机状态101。进而，AC3处于待机状态101，在该待机状态101下，从CPU11委托了负荷为1/4并且并行度为2的处理Y、负荷为2并且并行度为2的处理Z的2个处理时，成为状态104。

具体地说，如果委托了上述那样的处理Y和Z，则CPE21针对处理Y，判断出是能够由1个PE22处理的负荷的(1/4)并且并行度为2。另外，CPE21针对处理Z，判断为是能够由2个PE22处理的负荷2并且并行度为2。因此，在消耗功率最少的动作方法是将负荷均等地分担给能够动作的多个PE22时，针对处理Y，将2个PE22A、PE22B作为应该动作的PE，并且设置为动作频率(1/8)而使得执行处理Y，针对处理Z，将2个PE22C、PE22D作为应该动作的PE，并且将动作频率设置为(1/1)f而使得执行处理Z。在该情况下，处理Y的程序被装载到PE22A、PE22B中，处理Z的程序被装载到PE22C、PE22D中。

如果该处理Y、Z结束，则从状态104返回到待机状态101。

如上那样，在AC3中，与处理程序对应地控制各PE22的动作，使得成为最优消耗功率，在此使得成为低消耗功率，其结果是控制为AC3中的消耗功率动态地变化。即，在AC3内，与处理程序的负荷对应地动态地变更作为内部计算资源的计算部件22a的提供及其动作状态。这时，针对动作的各PE22的计算部件22a决定动作频率和供给电压使得在AC3中成为最优的消耗功率，针对不动作的各PE22，进行时钟选通、电压供给的停止等。其结果是在不使用的PE22中，能够将基于时钟信号的功率消耗、内部漏电流的产生抑制为低，能够抑制无用的功率消耗。

因此，根据本实施例，AC3自律地决定内部多个PE22的处理分担，并且考虑到消耗功率地决定动作和处理能力，执行从CPU11委托的处理，因此AC3能够以最优的消耗功率执行委托的处理。

(实施例2)

接着，说明本发明的实施例2。实施例2的信息处理装置用的AC不只具有多个通用的处理部件(PE)，还具有多个硬件宏(hardmacro)，对于该多个硬件宏的动作，也决定处理分担，并控制为以最优的消耗功率执行处理。

图9是表示实施例2的AC3A的结构的框图。对于与实施例1的AC3一样的结构要素，附加相同的符号并省略说明。

如图9所示那样，作为硬件宏，AC3A具有多个(在此为2个)编码器26A、26B、多个(在此为2个)解码器26C、26D，分别经由内部总线25与CPE21连接。以下，在指出编码器26A、26B、解码器26C、26D的全部时，或指出其中一个时，称为硬件宏26。

硬件宏26是硬件引擎部件，不是PE22那样的能够执行接收到的程序的通用处理部件。PE22是能够执行与程序对应的处理的通用的处理部件，但硬件宏26的处理内容通过ASIC等硬件实现，如果提供了动作用的控制数据和对象数据，则执行其处理。

在本实施例中，AC3A构成为通过硬件宏26能够执行MPEG4、H264、VC1等图像处理中的图像数据的编码处理和解码处理的2个处理。2个编码器26A、26B是根据来自CPE21的委托，能够并行进行编码处理的硬件电路。2个解码器26C、26D也是根据来自CPE21的委托能够并行进行解码处理的硬件电路。

因此，AC3A使用能够分别进行并行处理的硬件宏26，能够与PE22的处理分别地执行编码或解码处理、或编码和解码的两个处理。

另外，在编码器26A、26B、解码器26C、26D中分别设置有F/V部件26Ac、26Bc、26Cc、26Dc(以下在总称或指1个F/V部件时称为F/V部件26c)。各F/V部件26c是控制对应的硬件宏26的动作和处理能力的双方的动作控制部件，具体地说，是具有变更向对应的硬件宏26供给的时钟信号的频率的功能、供给和停止向硬件宏26内的各电路供给的时钟信号的功能、供给和停止向硬件宏26内的各电路供给的电力的功能的电路。

因此，在信息处理装置1中执行应用程序时，与编码器26A、26B、解码器26C、26D的使用状态对应地，或者与使用/不使用对应地，在CPE21的控制下进行时钟信号的频率变更、时钟信号的供给和停止、以及电力的供给和停止。

另外，在本实施例中，在编码器26A、26B和解码器26C、26D各个中还设置有F/V控制部件26c，但也可以对编码器26A、26B和解码器26C、26D的全体设置一个K/V控制部件26c，对其全体进行时钟信号的频率变更、时钟信号的供给和停止、电力的供给和停止。在该情况下，也与实施例1一样地，PLL电路25经由开关电路26进行输出，从CPE21向该开关电路26供给用于停止时钟供给的控制信号。

各功能与在实施例1中说明了的与PE22对应的功能等同。

另外，在本实施例中，各F/V部件26c控制对应的硬件宏26的动作和处理能力的双方，但也可以是动作和处理能力的至少一方。

另外，CPE21的计算部件21a如后述那样控制各PE22、各硬件宏26、各F/V部件22c、26c。因此，与CPE21a的计算部件21a的指示对应地进行各F/V部件22c对计算部件22a的动作和处理能力的控制、各F/V部件26c对硬件宏26的动作和处理能力的控制。

作为控制部件的计算部件21a如果从CPU11接收到执行规定的处理的指令，则与该指令对应地，向4个PE22和4个硬件宏26输出规定的指示。在该规定的指示中包含哪个PE22或哪个硬件宏26执行该处理的指示、将这时的动作频率设置为多少的指示等。

以下，说明针对例如通过照相机等摄像得到的图像数据，由AC3A执行图像数据的解码的处理和图像识别的处理的情况下的AC3A的动作。另外，可以同时、也可以不同时执行图像识别的处理和解码的处理，进而可以相互同步、也可以不同步地执行。

与实施例1一样，在CPU11委托AC3A执行图像识别的应用程序的情况下，CPU11向AC3A输出规定的指令。AC3A接收该指令，执行由CPU11指定的该应用程序的处理。在该情况下，在PE22中执行图像识别的应用程序，该情况下的根据负荷信息和并行度信息的PE22的动作与实施例1中的动作一样。即，根据该图像处理程序的负荷信息、并行度信息，由CPE21决定多个PE22的动作。

该情况下的CPU11的处理流程与图3和图4一样。即，CPU11向AC3A发送图像识别程序，CPE21的计算部件21a将来自CPU11的图像识别程序存储在RAM4中。另外，CPU11将图像识别处理的对象的对象数据的地址、识别处理的结果数据的地址、与图像识别程序有关的负荷信息、与图像识别程序有关的并行度信息发送到AC3。AC3将接收到的负荷信息和并行度信息积蓄在RAM4中。

另一方面，在CPU11向AC3A委托执行图像数据的解码处理的情况下，CPU11向AC3A输出与上述的用于图像识别处理的指令不同的规定的指令。另外，CPU11可以同时、也可以分别地进行图像数据的解码处理的委托、上述的图像识别处理的委托。AC3A接收该指令，使用硬件宏26进行由CPU11指定的解码处理。

图10是表示该情况下的CPU11的处理流程的例子的流程图。

在CPU11使AC3分担图像数据的解码处理的情况下，CPU11向AC3A通知解码器26C、26D的使用有无(步骤S11)。CPU11委托解码处理，因此通知使用解码器26C和26D，其结果是通知了不使用编码器26A和26B。

接着，与图3的情况一样，CPU11将对象数据的地址、结果数据的地址、负荷信息、并行度信息发送到AC3(步骤S2)。在此，对象数据是解码处理的对象数据，结果数据是解码处理的结果数据，负荷信息是与解码处理的对象数据有关的负荷信息，并行度信息是解码处理的并行度信息。在此，与作为对象数据的图像数据的分辨率、曲线(profile)等对应地决定负荷信息。这是因为：例如，如果分辨率高，则处理的负荷变大，如果分辨率低，则其负荷变小。AC3将接收到的负荷信息和并行度信息积蓄到RAM4中。

图11是说明表示与解码处理有关的负荷信息和并行度信息的表数据的例子的图。如图11所示那样，与图像数据的分辨率的水平对应地，预先设置负荷信息、并行度信息。虽然未图示，但对于编码处理，也准备与图1一样的表数据。

对于CPE21中的图像识别程序的处理，与实施例1的图5～图7一样，因此省略说明。

使用图12说明解码处理。图12是表示CPE21中的解码处理的例子的流程图。

CPE21如果从CPU11委托了上述的解码处理，则参考接收到的负荷信息和并行度信息，将该负荷信息和并行度信息存储到RAM4中(步骤S11)。

CPE21根据该负荷信息和并行度信息，决定应该动作的硬件宏(HM)(步骤S22)。即，CPE21在负荷信息的基础上再加上并行度信息，决定应该动作的1个以上的硬件宏(HM)，决定动作的硬件宏26的个数。

在此，由于委托的处理是解码处理，所以可以使用2个解码器26C、26D，如果并行度信息是“2”，则决定2个硬件宏26C、26D作为动作的硬件宏。

另外，与实施例1一样，CPE21可以根据接收到的负荷信息和并行度信息，决定能够以怎样的动作频率执行各硬件宏26。进而，如果有不进行解码处理的硬件宏，则对这样的硬件宏26例如控制为停止供给电力，使得消耗电力成为最小。

因此，CPE21对所决定了的1个以上的应该动作的硬件宏26各自的动作频率和供给电压进行决定(步骤S13)。因此，不向不动作的硬件宏26供给时钟信号，并且也不供给计算处理所需要的电力。步骤S13中的针对硬件宏26的与负荷对应的动作频率和供给电压的决定方法与实施例1的图6中说明的对PE22的与负荷电力对应的动作频率和供给电压的决定方法一样，因此省略说明。

接着，CPE21向动作的硬件宏(HM)26输出启动命令(步骤S25)。接收到启动命令的硬件宏(HM)26从指定的地址读出取得解码处理的对象数据，实施解码处理，将进行了该解码处理的结果数据输出到指定的地址。这时，各硬件宏26依照向F/V部件26c通知并设置的动作频率和电压进行动作。

如上所述，AC3A在具有多个通用处理部件的基础上，还具有多个硬件宏，CPE21根据处理对象的数据负荷信息和并行度信息，决定该多个硬件宏的动作。

因此，根据本实施例，AC3A自律地决定内部的多个PE22和多个硬件宏26的处理分担，并且考虑消耗电力地决定动作和处理能力，执行从CPU11委托的处理，因此AC3能够以最优的消耗电力进行所委托的处理。

另外，在上述例子中，以图像数据的编码和解码为例子说明了硬件宏所进行的处理，但也可以是其他的例如物理模拟处理(对假想空间内的物理现象进行模拟的处理)、WIFI通信处理、密码对照运算(编码/解码)处理等。

如上所述，根据上述实施例，具有能够通过并行处理执行程序的多个计算部件的加速器决定自己内部的多个计算部件之间的分担，能够实现可以执行程序的加速器和信息处理装置。

本发明并不只限于上述实施例，在不改变本发明的宗旨的范围内，能够进行各种变更、改变等。

Claims (25)

1.一种加速器，能够与信息处理装置连接并能够执行程序，该加速器的特征在于包括：

能够通过并行处理执行上述程序的多个计算部件；

控制上述多个计算部件各自的动作和处理能力的至少一个的动作控制部件；

根据与所执行的上述程序有关的负荷信息，决定上述多个计算部件各自的上述动作和处理能力的至少一个，与该决定对应地控制上述动作控制部件的控制部件。

2.根据权利要求1所述的加速器，其特征在于：

上述控制部件根据上述负荷信息以及与上述程序有关的并行度信息，决定上述多个计算部件各自的上述动作和处理能力的至少一个。

3.根据权利要求2所述的加速器，其特征在于：

上述控制部件从上述多个计算部件中的能够动作的计算部件中决定应该动作的1个以上的计算部件，并且根据该应该动作的1个以上的计算部件的数目和上述负荷信息，决定上述多个计算部件各自的上述处理能力。

4.根据权利要求3所述的加速器，其特征在于：

上述控制部件从上述能够动作的计算部件中将上述数目的上述计算部件选择为上述应该动作的1个以上的计算部件，根据上述负荷信息的负荷除以上述应该动作的1个以上的计算部件的上述数目而得到的数，决定上述应该动作的1个以上的计算部件各自的上述处理能力。

5.根据权利要求1所述的加速器，其特征在于：

用上述多个计算部件各自的动作频率表示上述处理能力，

上述动作控制部件通过控制上述多个计算部件各自的动作频率，来进行上述处理能力的控制。

6.根据权利要求5所述的加速器，其特征在于：

上述动作频率是通过上述除法运算得到的数的频率、或上述应该动作的1个以上的计算部件的动作可能频率中的接近通过上述除法运算所得到的数的频率。

7.根据权利要求1所述的加速器，其特征在于：

上述动作控制部件通过控制向上述多个计算部件各自的电力供给，来进行上述动作的控制。

8.一种信息处理装置，其特征在于包括：

加速器；

与上述加速器连接的计算机，其中

该加速器能够执行程序，并且包括：

能够通过并行处理执行上述程序的多个计算部件；

控制上述多个计算部件各自的动作和处理能力的至少一个的动作控制部件；

根据与所执行的上述程序有关的负荷信息，决定上述多个计算部件各自的上述动作和处理能力的至少一个，与该决定对应地控制上述动作控制部件的控制部件。

9.根据权利要求8所述的信息处理装置，其特征在于：

上述计算机具有PC构造。

10.根据权利要求9所述的信息处理装置，其特征在于：

上述PC构造包含中央处理装置、图形用处理装置。

11.一种能够与信息处理装置连接的加速器，其特征在于包括：

能够通过并行处理执行程序的多个计算部件；

能够并行地执行对对象数据的规定的处理的多个硬件引擎部件；

对上述多个计算部件和上述多个硬件引擎部件各自的动作和处理能力的至少一个进行控制的动作控制部件；

根据与所执行的上述程序有关的负荷信息，决定上述多个计算部件各自的上述动作和处理能力的至少一个，并且根据与上述对象数据有关的负荷信息，决定上述多个硬件引擎部件各自的上述动作和处理能力的至少一个，并与该决定对应地控制上述动作控制部件的控制部件。

12.根据权利要求11所述的加速器，其特征在于：

上述控制部件根据与上述程序有关的负荷信息、以及与上述程序有关的并行度信息，决定上述多个计算部件各自的上述动作和处理能力的至少一个，并且根据与上述对象数据有关的负荷信息、以及与上述对象数据有关的并行度信息，决定上述多个硬件引擎部件各自的上述动作和处理能力的至少一个。

13.根据权利要求12所述的加速器，其特征在于：

上述控制部件从上述多个计算部件中的能够动作的计算部件中决定应该动作的1个以上的计算部件，从上述多个硬件引擎部件中的能够动作的硬件引擎部件中决定应该动作的1个以上的硬件引擎部件，并且根据上述应该动作的1个以上的计算部件的数目、上述1个以上的硬件引擎部件的数目、上述与程序有关的负荷信息和上述与对象数据有关的负荷信息，决定上述多个计算部件和上述多个硬件引擎部件各自的上述处理能力。

14.根据权利要求13所述的加速器，其特征在于：

上述控制部件将上述应该动作的1个以上的计算部件的数目的上述计算部件选择为上述应该动作的1个以上的计算部件，根据与上述程序有关的负荷信息的负荷除以上述应该动作的1个以上的计算部件的数目而得到的数，决定上述应该动作的1个以上的计算部件各自的上述处理能力，并且将上述应该动作的1个以上的硬件引擎部件的数目的上述硬件引擎部件选择为上述应该动作的1个以上的硬件引擎部件，根据与上述对象数据有关的负荷信息的负荷除以上述应该动作的1个以上的硬件引擎部件的数目而得到的数，决定上述应该动作的1个以上的硬件引擎部件各自的上述处理能力。

15.根据权利要求11所述的加速器，其特征在于：

用上述多个计算部件和上述多个硬件引擎部件各自的动作频率表示上述计算部件的处理能力和上述硬件引擎部件的处理能力，

上述动作控制部件通过控制多个上述计算部件和上述硬件引擎部件各自的动作频率，来进行上述计算部件的处理能力和上述硬件引擎部件的处理能力的控制。

16.根据权利要求15所述的加速器，其特征在于：

对于上述计算部件，上述动作频率是用上述应该动作的1个以上的计算部件的数目进行除法运算而得到的数的频率、或上述应该动作的1个以上的计算部件的动作可能频率中的接近用上述应该动作的1个以上的计算部件的数目进行除法运算所得到的数的频率，对于上述硬件引擎部件，上述动作频率是用上述应该动作的1个以上的硬件引擎部件的数目进行除法运算而得到的数的频率、或上述应该动作的1个以上的硬件引擎部件的动作可能频率中的接近用上述应该动作的1个以上的硬件引擎部件的数目进行除法运算所得到的数的频率。

17.根据权利要求11所述的加速器，其特征在于：

上述动作控制部件通过控制向上述多个计算部件和上述多个硬件引擎部件各自的供给电力，来进行上述动作的控制。

18.一种信息处理装置，其特征在于包括：

加速器；

与上述加速器连接的计算机，其中

该加速器包括：

能够通过并行处理执行程序的多个计算部件；

能够并行地执行对对象数据的规定的处理的多个硬件引擎部件；

对上述多个计算部件和上述多个硬件引擎部件各自的动作和处理能力的至少一个进行控制的动作控制部件；

根据与所执行的上述程序有关的负荷信息，决定上述多个计算部件各自的上述动作和处理能力的至少一个，并且根据与上述对象数据有关的负荷信息，决定上述多个硬件引擎部件各自的上述动作和处理能力的至少一个，并与该决定对应地控制上述动作控制部件的控制部件。

19.根据权利要求18所述的信息处理装置，其特征在于：

上述计算机具有PC构造。

20.根据权利要求19所述的信息处理装置，其特征在于：

上述PC构造包含中央处理装置、图形用处理装置。

21.一种信息处理方法，使用加速器，该加速器具备：能够通过并行处理执行程序的多个计算部件；控制上述多个计算部件各自的动作和处理能力的至少一个的动作控制部件，该信息处理方法的特征在于包括：

根据与所执行的上述程序有关的负荷信息，决定上述多个计算部件各自的上述动作和处理能力的至少一个，

与该决定对应地控制上述动作控制部件。

22.根据权利要求21所述的信息处理方法，其特征在于：

根据上述负荷信息以及与上述程序有关的并行度信息，决定上述多个计算部件各自的上述动作和处理能力的至少一个。

23.根据权利要求22所述的信息处理方法，其特征在于：

从上述多个计算部件中的能够动作的计算部件中决定应该动作的1个以上的计算部件，并且根据该应该动作的1个以上的计算部件的数目和上述负荷信息，决定上述多个计算部件各自的上述处理能力。

24.根据权利要求23所述的信息处理方法，其特征在于：

从上述能够动作的计算部件中将上述数目的上述计算部件选择为上述应该动作的1个以上的计算部件，根据上述负荷信息的负荷除以上述应该动作的1个以上的计算部件的上述数目而得到的数，决定上述应该动作的1个以上的计算部件各自的上述处理能力。

25.根据权利要求21所述的信息处理方法，其特征在于：

用上述多个计算部件各自的动作频率表示上述处理能力，

上述动作控制部件通过控制上述多个计算部件各自的动作频率，来进行上述处理能力的控制。

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