KR20210133221A - 적응적 인터커넥트 라우팅을 위한 시스템, 장치 및 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 62
- 230000003044 adaptive effect Effects 0.000 title 1
- 238000012545 processing Methods 0.000 claims abstract description 57
- 230000008878 coupling Effects 0.000 claims abstract description 7
- 238000010168 coupling process Methods 0.000 claims abstract description 7
- 238000005859 coupling reaction Methods 0.000 claims abstract description 7
- 230000015654 memory Effects 0.000 claims description 64
- 238000004891 communication Methods 0.000 claims description 50
- 230000008859 change Effects 0.000 claims description 28
- 238000003860 storage Methods 0.000 claims description 24
- 230000004044 response Effects 0.000 claims description 9
- 230000003111 delayed effect Effects 0.000 claims description 3
- 239000004744 fabric Substances 0.000 description 46
- 238000010586 diagram Methods 0.000 description 36
- 238000007726 management method Methods 0.000 description 32
- 238000013461 design Methods 0.000 description 27
- 239000000872 buffer Substances 0.000 description 23
- 239000003795 chemical substances by application Substances 0.000 description 15
- 238000007667 floating Methods 0.000 description 13
- 239000003826 tablet Substances 0.000 description 10
- 230000001427 coherent effect Effects 0.000 description 9
- 230000006870 function Effects 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 8
- 230000007704 transition Effects 0.000 description 8
- 230000001276 controlling effect Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 229910003460 diamond Inorganic materials 0.000 description 4
- 239000010432 diamond Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000007613 environmental effect Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 230000001105 regulatory effect Effects 0.000 description 4
- 238000013519 translation Methods 0.000 description 4
- 230000006399 behavior Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000001413 cellular effect Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000004134 energy conservation Methods 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 230000014616 translation Effects 0.000 description 3
- 239000007795 chemical reaction product Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 238000000638 solvent extraction Methods 0.000 description 2
- 240000001436 Antirrhinum majus Species 0.000 description 1
- 235000008694 Humulus lupulus Nutrition 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000004873 anchoring Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000010267 cellular communication Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000001149 cognitive effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000007937 lozenge Substances 0.000 description 1
- 238000010801 machine learning Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 230000002085 persistent effect Effects 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 238000000746 purification Methods 0.000 description 1
- 238000009877 rendering Methods 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000013316 zoning Methods 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
- G06F1/3215—Monitoring of peripheral devices
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
- G06F13/126—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine and has means for transferring I/O instructions and statuses between control unit and main processor
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- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
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- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3243—Power saving in microcontroller unit
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- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/325—Power saving in peripheral device
- G06F1/3253—Power saving in bus
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
-
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/30003—Arrangements for executing specific machine instructions
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- Software Systems (AREA)
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- Computing Systems (AREA)
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- Power Sources (AREA)
- Microcomputers (AREA)
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Abstract
일 실시예에서, 장치는 복수의 처리 회로를 결합하는 인터커넥트를 포함한다. 인터커넥트는 제1 처리 회로와 제2 처리 회로 사이에 결합된 파이프 스테이지 회로를 포함할 수 있다. 파이프 스테이지 회로는: 인터커넥트를 통해 신호를 수신하는 제1 입력 및 신호를 출력하는 제1 출력을 갖는 파이프 스테이지 컴포넌트; 및 파이프 스테이지 컴포넌트의 제1 출력으로부터 신호를 수신하는 제1 입력 및 바이패스 경로를 통해 신호를 수신하는 제2 입력을 갖는 선택 회로 - 선택 회로는 파이프 스테이지 컴포넌트의 제1 출력으로부터 수신된 신호 또는 바이패스 경로를 통해 수신된 신호를 출력하도록 동적으로 제어가능함 - 를 포함할 수 있다. 다른 실시예들이 설명되고 청구된다.
Description
실시예들은 인터커넥트의 동적 제어에 관한 것이다.
현대의 프로세서들은 전형적으로 코어들 및 추가적인 처리 회로로 형성된다. 다양한 인터커넥션 구조체들이 코어들 및 다른 회로를 결합하기 위해 사용된다. 처리 회로의 면적 성장은, 그의 전체 동작 전압 범위에 걸쳐, 인터커넥트 구조체에서 주파수 도전과제들을 생성한다. 인터커넥트 통신 경로들과 인터커넥트의 로직 사이의 동작 특성들(예를 들어, 주파수/전압(F/V) 곡선들에서 식별되는 바와 같은 전압 및 주파수) 사이에 증가하는 갭이 존재한다. 인터커넥트 통신 경로들에 대한 F/V 곡선은 동작 전압을 제한할 수 있고, 따라서 전체 인터커넥트가 최적이 아닌 전력 프로파일에서 동작하도록 강제하며, 여기서 이러한 갭은 더 높은 전압들에서 증가한다. 인터커넥트 통신 경로들이 전체 인터커넥트의 작은 부분일 수 있기 때문에, 이것이 인터커넥트의 전력 프로파일을 정의하게 하는 것은 최적이 아니다. 전력 제한된 환경들에서의 현재의 기술로는, 인위적으로 높은 전압에서 인터커넥트를 동작시키는 것은 성능 손실을 야기한다.
도 1은 본 발명의 실시예에 따른 시스템의 일부분의 블록도이다.
도 2는 본 발명의 실시예에 따른 프로세서의 블록도이다.
도 3은 본 발명의 또 다른 실시예에 따른 멀티도메인 프로세서의 블록도이다.
도 4는 다중 코어를 포함하는 프로세서의 실시예이다.
도 5는 본 발명의 일 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도이다.
도 6은 또 다른 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도이다.
도 7은 또 다른 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도이다.
도 8은 또 다른 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도이다.
도 9는 본 발명의 또 다른 실시예에 따른 프로세서의 블록도이다.
도 10은 본 발명의 실시예에 따른 대표적인 SoC의 블록도이다.
도 11은 본 발명의 실시예에 따른 또 다른 예시적 SoC의 블록도이다.
도 12는 실시예들이 함께 사용될 수 있는 예시적인 시스템의 블록도이다.
도 13은 실시예들이 함께 사용될 수 있는 또 다른 예시적인 시스템의 블록도이다.
도 14는 대표적인 컴퓨터 시스템의 블록도이다.
도 15는 본 발명의 실시예에 따른 시스템의 블록도이다.
도 16은 실시예에 따른 동작들을 수행하기 위한 집적 회로를 제조하기 위해 사용되는 IP 코어 개발 시스템을 예시하는 블록도이다.
도 17은 본 발명의 실시예에 따른 제어가능한 파이프 스테이지 회로의 블록도이다.
도 18은 실시예에 따른, 인터커넥트 상의 사이클 레이턴시의 동적 제어를 예시하는 블록도이다.
도 19a 및 도 19b는 본 발명의 실시예에 따른 방법의 흐름도들이다.
도 20은 본 발명의 또 다른 실시예에 따른 방법의 흐름도이다.
도 21은 프로세서의 인터커넥트 회로에 대한 주파수-전압 곡선들의 그래픽 예시이다.
도 2는 본 발명의 실시예에 따른 프로세서의 블록도이다.
도 3은 본 발명의 또 다른 실시예에 따른 멀티도메인 프로세서의 블록도이다.
도 4는 다중 코어를 포함하는 프로세서의 실시예이다.
도 5는 본 발명의 일 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도이다.
도 6은 또 다른 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도이다.
도 7은 또 다른 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도이다.
도 8은 또 다른 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도이다.
도 9는 본 발명의 또 다른 실시예에 따른 프로세서의 블록도이다.
도 10은 본 발명의 실시예에 따른 대표적인 SoC의 블록도이다.
도 11은 본 발명의 실시예에 따른 또 다른 예시적 SoC의 블록도이다.
도 12는 실시예들이 함께 사용될 수 있는 예시적인 시스템의 블록도이다.
도 13은 실시예들이 함께 사용될 수 있는 또 다른 예시적인 시스템의 블록도이다.
도 14는 대표적인 컴퓨터 시스템의 블록도이다.
도 15는 본 발명의 실시예에 따른 시스템의 블록도이다.
도 16은 실시예에 따른 동작들을 수행하기 위한 집적 회로를 제조하기 위해 사용되는 IP 코어 개발 시스템을 예시하는 블록도이다.
도 17은 본 발명의 실시예에 따른 제어가능한 파이프 스테이지 회로의 블록도이다.
도 18은 실시예에 따른, 인터커넥트 상의 사이클 레이턴시의 동적 제어를 예시하는 블록도이다.
도 19a 및 도 19b는 본 발명의 실시예에 따른 방법의 흐름도들이다.
도 20은 본 발명의 또 다른 실시예에 따른 방법의 흐름도이다.
도 21은 프로세서의 인터커넥트 회로에 대한 주파수-전압 곡선들의 그래픽 예시이다.
다양한 실시예들에서, 인터커넥트 구조체는 인터커넥트 상의 제어가능한 레이턴시들을 동적으로 구성하는 회로를 포함한다. 보다 구체적으로는, 실시예들에서, 하나 이상의 파이프 스테이지가 인터커넥트의 통신 경로들에 동적으로 추가되거나 그로부터 제거될 수 있다. 인터커넥트 구조체들에 대한 이러한 동적 업데이트는 성능 상태 변경 프로세스의 맥락에서 발생할 수 있다. 전압 및/또는 주파수가 변하지 않더라도 이러한 맥락에서 파이프 스테이지 동작을 동적으로 업데이트하는 것이 또한 가능하다. 본 명세서의 실시예들은 메시 인터커넥트(mesh interconnect)의 맥락에서 설명되지만, 이 기술은 다른 인터커넥트 구조체들에 적용 가능하다는 것을 이해해야 한다.
실시예에서, 고주파수 비-메시 레이턴시 민감 작업부하들의 경우, 이러한 파이프 스테이지들이 추가되고, 저주파수에서 이들은 전력 관리(PM) 제어 하에서 동적으로 제거될 수 있다. 이러한 방식으로, 실시예들은 인터커넥트 통신 경로들의 성능 상태들이 인터커넥트의 로직의 성능 상태들을 추적할 수 있게 한다. 즉, 실시예들은 면적 및 전력 요건들을 증가시키지 않고서 인터커넥트 F/V 곡선이 메시 스톱(mesh stop)들 및 관련 로직에 대한 SCF(scalable coherent fabric) IP F/V 곡선을 추적할 수 있게 한다. 실시예들에 의해, 메시 F/V 곡선은 SCF IP F/V 곡선에 비해 제한기가 아니도록 최적화된다. 패브릭 상의 레이턴시 중요한 홉(latency critical hop)들에 대해, 추가적인 파이프 스테이지들이, 예를 들어, F/V 곡선 상의 미리 결정된 포인트에서 삽입될 수 있다.
실시예에서, 메시 패브릭은 수평 및 수직 링 패브릭들의 조합이다. 이러한 배열로, 임의의 주어진 전압에서 메시 패브릭 또는 IP F/V 곡선들 상에 머무르는 유연성이 존재하며, 이는 다음으로 더 높은 전력에서의 낮은 레이턴시 패브릭 동작, 또는 더 높은 레이턴시 패브릭 동작에서의 전력 절감 사이의 동적 선택을 가능하게 한다. 또한, 메시 대역폭은 작업부하 요구에 기초하여 더 낮은 전압에서 증가될 수 있다. 동일한 전압에서 더 높은 주파수 동작을 가능하게 함으로써 전력 절감이 달성될 수 있다. 더 낮은 전압에서 메시 상의 더 높은 대역폭을 가능하게 함으로써, 머신 러닝 작업부하와 같은 특정의 작업부하의 효율이 증가하는데, 여기서 메시 대역폭 및 전력 둘 모두가 중요하다.
이하의 실시예들은 컴퓨팅 플랫폼들 또는 프로세서들에서와 같이, 특정 집적 회로들에서의 에너지 보존 및 에너지 효율성을 참조하여 설명되지만, 다른 실시예들은 다른 타입들의 집적 회로들 및 로직 디바이스들에 적용 가능하다. 본 명세서에 설명되는 실시예들의 유사한 기술들 및 교시들은, 더 나은 에너지 효율성 및 에너지 보존으로부터 또한 이익을 얻을 수 있는 다른 타입의 회로들 또는 반도체 디바이스들에 적용될 수 있다. 예를 들어, 개시된 실시예들은 임의의 특정 타입의 컴퓨터 시스템들에 제한되지 않는다. 즉, 개시된 실시예들은 서버 컴퓨터(예를 들어, 타워, 랙, 블레이드, 마이크로 서버 등), 통신 시스템, 저장 시스템, 임의의 구성의 데스크톱 컴퓨터, 랩톱, 노트북, 및 태블릿 컴퓨터(2:1 태블릿, 패블릿 등을 포함함)의 범위에 이르는 상이한 수많은 상이한 시스템 타입들에 사용될 수 있으며, 핸드헬드 디바이스, SoC(systems on chip)들 및 내장형 애플리케이션과 같은 다른 디바이스들에도 사용될 수 있다. 핸드헬드 디바이스의 어떤 예들은 스마트폰과 같은 셀룰러 폰, 인터넷 프로토콜 디바이스, 디지털 카메라, PDA(personal digital assistant), 및 핸드헬드 PC를 포함한다. 내장형 애플리케이션은 통상적으로 마이크로컨트롤러, DSP(Digital Signal Processor), 네트워크 컴퓨터들(NetPC), 셋톱 박스들, 네트워크 허브들, WAN(Wide Area Network) 스위치들, 착용가능 디바이스들, 또는 아래 교시되는 기능들 및 동작들을 수행할 수 있는 임의의 다른 시스템을 포함할 수 있다. 더욱이, 모바일 폰, 스마트폰 및 패블릿과 같은 표준 음성 기능을 갖는 이동 단말기에서, 및/또는 많은 착용 가능 장치, 태블릿, 노트북, 데스크톱, 마이크로 서버, 서버 등과 같은 표준 무선 음성 기능 통신 능력이 없는 비이동 단말기에서 실시예들이 구현될 수 있다. 더욱이, 본 명세서에 설명된 장치들, 방법들, 및 시스템들은 물리적 컴퓨팅 디바이스들에 제한되지 않고, 에너지 보존 및 효율성을 위한 소프트웨어 최적화들에 또한 관련될 수 있다. 이하의 설명에서 쉽게 명백해지는 바와 같이, (하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합을 참조하든 간에) 본 명세서에 설명된 방법들, 장치들, 및 시스템들의 실시예들은 미국 경제의 큰 부분을 포함하는 제품들에서의 전력 보존 및 에너지 효율성을 위해 그런 것처럼, '그린 기술(green technology)' 미래에 필수적인 것이다.
이제 도 1을 참조하면, 본 발명의 실시예에 따른 시스템의 일부분의 블록도가 도시된다. 도 1에 도시된 바와 같이, 시스템(100)은 도시된 대로 멀티코어 프로세서인 프로세서(110)를 포함하여, 다양한 컴포넌트들을 포함할 수 있다. 프로세서(110)는 외부 전압 레귤레이터(160)를 통해 전원(150)에 결합될 수 있는데, 외부 전압 레큘레이터는 제1 전압 변환을 수행하여 1차 레귤레이팅된 전압(primary regulated voltage)을 프로세서(110)에 제공할 수 있다.
알 수 있는 바와 같이, 프로세서(110)는 다중 코어(120a-120n)를 포함하는 단일 다이 프로세서일 수 있다. 또한, 각각의 코어는 1차 레귤레이팅된 전압을 수신하고 그리고 통합 전압 레귤레이터(integrated voltage regulator, IVR)와 연관된 프로세서의 하나 이상의 에이전트에 제공될 동작 전압을 생성하는 IVR(125a-125n)과 연관될 수 있다. 따라서, 각각의 개별 코어의 전압 및 이로 인한 전력 및 성능의 미세 제어를 가능하게 하는 IVR 구현이 제공될 수 있다. 이와 같이, 각각의 코어는 독립적인 전압 및 주파수에서 동작할 수 있어서, 큰 유연성을 가능하게 하고 전력 소비와 성능의 균형을 맞추는 폭넓은 기회를 제공한다. 일부 실시예들에서, 다중의 IVR의 사용은 개별 전력 평면들로의 컴포넌트들의 그룹화를 가능하게 하며, 따라서 IVR에 의해 전력이 레귤레이팅되고 그룹 내의 그런 컴포넌트들에만 공급된다. 전력 관리 동안, 하나의 IVR의 주어진 전력 평면은 프로세서가 특정 저 전력 상태에 놓일 때 파워 다운 또는 오프될 수 있는 한편, 또 다른 IVR의 또 다른 전력 평면은 활성으로 유지되거나 완전한 전력을 공급받는다.
도 1을 여전히 참조하면, 프로세서 내에 입/출력 인터페이스(132), 또 다른 인터페이스(134), 및 통합 메모리 제어기(136)를 포함하는 추가적인 컴포넌트들이 존재할 수 있다. 알 수 있는 바와 같이, 이들 컴포넌트들 각각은 또 다른 통합 전압 레귤레이터(125x)에 의해 전력을 공급받을 수 있다. 일 실시예에서, 인터페이스(132)는 Intel® QPI(Quick Path Interconnect) 인터커넥트에 대한 동작을 가능하게 할 수 있는데, 이것은 물리 계층, 링크 계층 및 프로토콜 계층을 포함하는 다중의 계층을 포함하는 캐시 코히어런트 프로토콜에서 포인트-투-포인트(PtP) 링크들을 제공한다. 다음 차례로, 인터페이스(134)는 PCIe™(Peripheral Component Interconnect Express) 프로토콜을 통해 통신할 수 있다.
프로세서(110)에 대하여 전력 관리 동작들을 수행하는 하드웨어, 소프트웨어 및/또는 펌웨어를 포함할 수 있는 PCU(Power Control Unit)(138)가 또한 도시된다. 알 수 있는 바와 같이, PCU(138)는 디지털 인터페이스를 통해 외부 전압 레귤레이터(160)에 제어 정보를 제공하여 전압 레귤레이터로 하여금 적절한 레귤레이팅된 전압을 생성하도록 야기한다. PCU(138)는 또한 또 다른 디지털 인터페이스를 통해 IVR들(125)에 제어 정보를 제공하여 생성된 동작 전압을 제어하게 한다(또는 대응하는 IVR이 저 전력 모드에서 디스에이블되도록 야기한다). 다양한 실시예들에서, PCU(138)는 하드웨어 기반 전력 관리를 수행하기 위해 다양한 전력 관리 로직 유닛을 포함할 수 있다. 그러한 전력 관리는 (예를 들어, 다양한 프로세서 하드웨어에 의해, 그리고 이는 작업부하 및/또는 전력, 열 또는 다른 프로세서 제약들에 의해 트리거될 수 있음) 전체적으로 프로세서 제어될 수 있고 및/또는 전력 관리는 외부 소스들(플랫폼 또는 관리 전력 관리 소스 또는 시스템 소프트웨어와 같은 것)에 응답하여 수행될 수 있다.
또한, 도 1은 PCU(138)가 (마이크로컨트롤러로서 구현될 수 있는) 별개의 처리 엔진인 구현을 도시하지만, 일부 경우들에서 전용 전력 제어기에 추가하여 또는 그 대신에, 각각의 코어는 전력 소비를 더 자율적으로 독립적으로 제어하기 위해 전력 제어 에이전트를 포함하거나 이와 연관될 수 있다는 것을 이해해야 한다. 일부 경우들에서, 계층적 전력 관리 아키텍처가 제공될 수 있는데, PCU(138)는 코어들(120) 각각과 연관된 대응하는 전력 관리 에이전트들과 통신 상태에 있다. PCU(138)에 포함된 하나의 전력 관리 로직 유닛은, 본 명세서에 설명된 바와 같이, 동작 전압에 적어도 부분적으로 기초하여 레이턴시를 동적으로 제어하기 위해 패브릭과 같은 인터커넥트 구조체의 라우팅을 동적으로 제어하기 위한 인터커넥트 업데이트 제어 회로일 수 있다.
예시의 편의를 위해 도시되지는 않았지만, 프로세서(110) 내에는 추가적인 제어 회로, 및 내부 메모리들, 예를 들어, 캐시 메모리 계층구조의 하나 이상의 레벨 등과 같은 다른 컴포넌트들과 같은 추가적인 컴포넌트들이 존재할 수 있음을 이해해야 한다. 더욱이, 도 1의 구현에서는 통합 전압 레귤레이터와 함께 도시되지만, 실시예들이 이것에만 제한되는 것은 아니다.
본 명세서에 설명된 전력 관리 기술은 OSPM(operating system (OS)-based power management) 메커니즘과 독립적이고 상보적일 수 있다는 점에 유의한다. 하나의 예시적인 OSPM 기술에 따르면, 프로세서는 다양한 성능 상태들 또는 레벨들에서, 소위 P 상태들, 즉 P0으로부터 PN까지 동작할 수 있다. 일반적으로, P1 성능 상태는 OS에 의해 요청될 수 있는 최고로 보장된 성능 상태에 대응할 수 있다. 이러한 P1 상태에 더하여, OS는 더 높은 성능 상태, 즉 P0 상태를 추가로 요청할 수 있다. 따라서, 이러한 P0 상태는 기회주의적(opportunistic) 또는 터보 모드 상태일 수 있는데, 여기서 전력 및/또는 열 예산을 쓸 수 있을 때, 프로세서 하드웨어는 프로세서 또는 그것의 적어도 일부분들을 보장된 주파수보다 높은 주파수에서 동작하도록 구성할 수 있다. 많은 구현들에서, 프로세서는 P1 보장된 최대 주파수를 넘는 다중의 소위 빈 주파수(bin frequency)를 포함하여, 제조 동안 특정 프로세서에 퓨즈된 또는 다른 방식으로 기입된 바와 같은 그 특정 프로세서의 최대 피크 주파수까지 초과할 수 있다. 또한, 하나의 OSPM 메커니즘에 따르면, 프로세서는 다양한 전력 상태들 또는 레벨들에서 동작할 수 있다. 전력 상태들과 관련하여, OSPM 메커니즘은 일반적으로 C 상태들, C0, C1 내지 Cn 상태들로서 지칭되는 상이한 전력 소비 상태들을 지정할 수 있다. 코어가 활성일 때 그것은 C0 상태에서 실행되며, 코어가 유휴일 때 그것은 코어 논-제로 C-상태(예를 들어, C1-C6 상태들)라고도 지칭되는 코어 저 전력 상태에 놓일 수 있으며, 각각의 C 상태는 (C6이 C1보다 더 깊은 저 전력 상태에 있고, 등등이 되도록) 저 전력 소비 레벨에 있다.
많은 상이한 유형의 전력 관리 기술들이 상이한 실시예들에서 개별적으로 또는 조합되어 사용될 수 있다는 점을 이해해야 한다. 대표적인 예로서, 전력 제어기는 하나 이상의 코어 또는 다른 프로세서 로직의 동작 전압 및/또는 동작 주파수가 동적으로 제어되어 특정 상황에서의 전력 소비를 감소시키는 DVFS(dynamic voltage frequency scaling)의 몇몇 형태에 의해 프로세서가 전력 관리되도록 제어할 수 있다. 일례에서, DVFS는 캘리포니아주 산타 클라라 소재의 인텔 사로부터 입수가능한 Enhanced Intel SpeedStepTM 기술을 이용하여 수행되어 최저 전력 소비 레벨에서 최적 성능을 제공할 수 있다. 또 다른 예에서, 인텔 TurboBoost™ 기술을 사용하여 DVFS를 수행하여 하나 이상의 코어 또는 다른 계산 엔진들이 조건(예를 들어, 작업부하 및 가용성)에 기초하여 보장된 동작 주파수보다 높게 동작하게 할 수 있다.
실시예들은 서버 프로세서들, 데스크톱 프로세서들, 모바일 프로세서들 등을 포함하는 다양한 시장들을 위한 프로세서들에서 구현될 수 있다. 이제 도 2를 참조하면, 본 발명의 실시예에 따른 프로세서의 블록도가 도시된다. 도 2에 도시된 바와 같이, 프로세서(200)는 복수의 코어(210a-210n)를 포함하는 멀티코어 프로세서일 수 있다. 일 실시예에서, 각각의 그러한 코어는, 독립적인 전력 도메인의 것일 수 있으며, 작업부하에 기초하여 활성 상태들 및/또는 최대 성능 상태들에 진입하고 이로부터 벗어나도록 구성될 수 있다. 다양한 코어들은 인터커넥트(215)를 통해 다양한 컴포넌트들을 포함하는 시스템 에이전트(220)에 결합될 수 있다. 알 수 있는 바와 같이, 시스템 에이전트(220)는 최종 레벨 캐시일 수 있는 공유 캐시(230)를 포함할 수 있다. 또한, 시스템 에이전트는 예를 들어, 메모리 버스를 통해 시스템 메모리(도 2에는 도시되지 않음)와 통신하기 위한 통합 메모리 제어기(240)를 포함할 수 있다. 시스템 에이전트(220)는 또한 다양한 인터페이스들(250) 및 본 명세서에 설명된 전력 관리 기술들을 수행하기 위한 로직을 포함할 수 있는 전력 제어 유닛(255)을 포함한다. 도시된 실시예에서, 전력 제어 유닛(255)은, 본 명세서에 설명된 바와 같이, 예를 들어, 파이프 스테이지들을 동적으로 삽입 또는 제거함으로써, 패브릭과 같은 인터커넥트에 대한 레이턴시를 동적으로 제어할 수 있는 인터커넥트 업데이트 제어 회로(258)를 포함한다.
또한, 인터페이스들(250a-250n)에 의해, 주변기기 디바이스들, 대용량 스토리지 등과 같은 다양한 오프-칩 컴포넌트들에의 연결이 이루어질 수 있다. 도 2의 실시예에서 이 특정 구현으로 도시되어 있지만, 본 발명의 범위는 이와 관련하여 제한되지 않는다.
이제 도 3을 참조하면, 본 발명의 또 다른 실시예에 따른 멀티도메인 프로세서의 블록도가 도시된다. 도 3의 실시예에 도시된 바와 같이, 프로세서(300)는 다중 도메인을 포함한다. 구체적으로, 코어 도메인(310)은 복수의 코어(3100-310n)를 포함할 수 있고, 그래픽 도메인(320)은 하나 이상의 그래픽 엔진을 포함할 수 있고, 시스템 에이전트 도메인(350)이 더 존재할 수 있다. 일부 실시예들에서, 시스템 에이전트 도메인(350)은 코어 도메인과는 독립적인 주파수에서 실행될 수 있으며 또한 전력 제어 이벤트들 및 전력 관리를 다루기 위해 항상 전원이 켜져 있는 채로 남아있을 수 있어서, 도메인들(310 및 320)이 고 전력 및 저 전력 상태들에 동적으로 진입하고 그로부터 벗어나게 제어될 수 있도록 한다. 도메인들(310 및 320) 각각은 상이한 전압 및/또는 전력에서 동작할 수 있다. 단지 3개의 도메인으로 도시되어 있기는 하지만, 본 발명의 범위는 이와 관련하여 제한되지는 않고, 다른 실시예들에서는 부가적인 도메인들이 존재할 수 있다는 점을 이해해야 한다는 것을 유의하라. 예를 들어, 각각 적어도 하나의 코어를 포함하는 다중 코어 도메인이 존재할 수 있다.
일반적으로, 각각의 코어(310)는 다양한 실행 유닛들 및 추가적인 처리 요소들에 더하여 저 레벨 캐시들을 추가로 포함할 수 있다. 다음으로, 다양한 코어들은 서로에게 그리고 LLC(Last Level Cache)(3400-340n)인 복수의 유닛으로 형성되는 공유 캐시 메모리에게 결합될 수 있다. 다양한 실시예들에서, LLC(340)는 코어들 및 그래픽 엔진 중에서뿐만 아니라 다양한 미디어 처리 회로 중에서 공유될 수 있다. 알 수 있는 바와 같이, 링 인터커넥트(330)가 따라서 코어들을 함께 결합하며, 또한 코어들, 그래픽 도메인(320), 및 시스템 에이전트 회로(350) 간의 인터커넥션을 제공한다. 일 실시예에서, 인터커넥트(330)는 코어 도메인의 일부일 수 있다. 그러나, 다른 실시예들에서, 링 인터커넥트는 그 자신의 도메인의 것일 수 있다.
추가로 알 수 있는 바와 같이, 시스템 에이전트 도메인(350)은 연관된 디스플레이의 제어 및 그에 대한 인터페이스를 제공할 수 있는 디스플레이 제어기(352)를 포함할 수 있다. 추가로 알 수 있는 바와 같이, 시스템 에이전트 도메인(350)은 본 명세서에 설명된 전력 관리 기술들을 수행하기 위한 로직을 포함할 수 있는 전력 제어 유닛(355)을 포함할 수 있다. 도시된 실시예에서, 전력 제어 유닛(355)은, 본 명세서에서 설명된 바와 같이, 예를 들어, 파이프 스테이지들의 도입 또는 제거에 의해, 인터커넥트를 통한 통신의 라우팅을 동적으로 제어할 수 있는 인터커넥트 업데이트 제어 회로(358)를 포함한다.
도 3에서 추가로 알 수 있는 바와 같이, 프로세서(300)는 DRAM(Dynamic Random Access Memory)과 같은 시스템 메모리에 대한 인터페이스를 제공할 수 있는 IMC(Integrated Memory Controller)(370)를 추가로 포함할 수 있다. 다중 인터페이스(3800-380n)는 프로세서와 다른 회로 간의 인터커넥션을 가능하게 하도록 존재할 수 있다. 예를 들어, 일 실시예에서, 적어도 하나의 DMI(direct media interface) 인터페이스뿐만 아니라 하나 이상의 PCIe™ 인터페이스가 제공될 수 있다. 또한, 추가적인 프로세서들 또는 다른 회로와 같은 다른 에이전트들 사이의 통신을 제공하기 위해, 하나 이상의 QPI 인터페이스가 또한 제공될 수 있다. 도 3의 실시예에서 이런 하이 레벨로 도시되어 있지만, 본 발명의 범위는 이와 관련하여 제한되지 않는다는 것을 이해해야 한다.
도 4를 참조하면, 다중 코어를 포함하는 프로세서의 실시예가 예시된다. 프로세서(400)는 마이크로프로세서, 내장형 프로세서(embedded processor), DSP(digital signal processor), 네트워크 프로세서, 핸드헬드 프로세서, 애플리케이션 프로세서, 코프로세서, SoC(system on a chip), 또는 코드를 실행하기 위한 그 외의 디바이스와 같은 임의의 프로세서 또는 처리 디바이스를 포함한다. 일 실시예에서, 프로세서(400)는 비대칭 코어들 또는 대칭 코어들(예시된 실시예)을 포함할 수 있는 적어도 2개의 코어인 코어들(401 및 402)를 포함한다. 그러나, 프로세서(400)는 대칭이거나 비대칭일 수 있는 임의 개수의 처리 요소를 포함할 수 있다.
일 실시예에서, 처리 요소는 소프트웨어 스레드를 지원하기 위한 하드웨어 또는 로직을 지칭한다. 하드웨어 처리 요소들의 예들은 다음을 포함한다: 스레드 유닛, 스레드 슬롯, 스레드, 프로세스 유닛, 컨텍스트(context), 컨텍스트 유닛, 논리적 프로세서(logical processor), 하드웨어 스레드, 코어, 및/또는, 실행 상태 또는 아키텍처 상태(architectural state)와 같은 프로세서의 상태를 보유할 수 있는 임의의 다른 요소. 다시 말해서, 일 실시예에서, 처리 요소는, 소프트웨어 스레드, 운영 체제, 애플리케이션과 같은 코드, 또는 그 외의 코드와 독립적으로 연관될 수 있는 임의의 하드웨어를 지칭한다. 물리적 프로세서(physical processor)는 통상적으로, 잠재적으로 임의 수의 기타 처리 요소(코어들 또는 하드웨어 스레드들과 같은 것)를 포함하는 집적 회로를 지칭한다.
코어는 종종 독립적인 아키텍처 상태를 유지할 수 있는 집적 회로상에 위치되는 로직을 지칭하며, 여기서 각각의 독립적으로 유지되는 아키텍처 상태는 적어도 어떤 전용의 실행 리소스들과 연관된다. 코어들과는 대조적으로, 하드웨어 스레드는 전형적으로, 독립적인 아키텍처 상태를 유지할 수 있는 집적 회로상에 위치되는 임의의 로직을 지칭하며, 여기서 독립적으로 유지된 아키텍처 상태들은 실행 리소스들에 대한 액세스를 공유한다. 알 수 있는 바와 같이, 특정 리소스들이 공유되고 다른 리소스들은 아키텍처 상태에 전용될 때, 하드웨어 스레드와 코어의 명명법 간의 경계가 중첩된다. 그럼에도 종종, 코어 및 하드웨어 스레드는 운영 체제에 의해 개별적인 논리적 프로세서들로서 보여지며, 여기서 운영 체제는 각각의 논리적 프로세서상에서 동작들을 개별적으로 스케줄링할 수 있다.
물리적 프로세서(400)는, 도 4에 예시된 바와 같이, 2개의 코어인 코어들(401 및 402)을 포함한다. 여기서, 코어들(401 및 402)은 대칭 코어들, 즉, 동일한 구성들, 기능 유닛들, 및/또는 로직을 갖는 코어들로 간주된다. 또 다른 실시예에서, 코어(401)는 비순차적(out-of-order) 프로세서 코어를 포함하는 한편, 코어(402)는 순차적(in-order) 프로세서 코어를 포함한다. 그러나, 코어들(401 및 402)은, 예컨대 원시 코어(native core), 소프트웨어 관리된 코어, 원시 ISA(Instruction Set Architecture)를 실행하도록 구성된 코어, 변환된 ISA를 실행하도록 구성된 코어, 공동 설계된 코어, 또는 기타 알려진 코어인 임의 타입의 코어로부터 개별적으로 선택될 수 있다. 또한, 코어들(401 및 402)은 멀티스레딩 지원에 대해 동일하거나 상이하게 구성될 수 있다. 즉, 본 명세서의 실시예들에 따르면, MT 지원을 위해 코어들(401, 402) 중 하나 또는 둘 다가 인에이블될 수 있거나, 또는 어느 것도 인에이블되지 않을 수 있다.
또한, 상기 논의에 추가하여, 코어(401)에 예시된 기능 유닛들이 이하에 더 상세하게 설명되는데, 이는 코어(402)의 유닛들도 유사한 방식으로 동작하기 때문이다. 묘사된 바와 같이, 코어(401)는 2개의 하드웨어 스레드(401a 및 401b)를 포함하는데, 이들은 하드웨어 스레드 슬롯들(401a 및 401b)이라고 또한 지칭될 수 있다. 그러므로, 운영체제와 같은 소프트웨어 엔티티들은, 일 실시예에서, 프로세서(400)를 4개의 별개의 프로세서, 즉 병행적으로 4개의 소프트웨어 스레드를 실행할 수 있는 4개의 논리적 프로세서 또는 처리 요소로서 잠재적으로 볼 수 있다. 앞서 언급한 바와 같이, 제1 스레드는 아키텍처 상태 레지스터들(401a)과 연관되어 있고, 제2 스레드는 아키텍처 상태 레지스터들(401b)과 연관되어 있으며, 제3 스레드는 아키텍처 상태 레지스터들(402a)과 연관되어 있을 수 있고, 제4 스레드는 아키텍처 상태 레지스터들(402b)과 연관되어 있을 수 있다. 여기서, 아키텍처 상태 레지스터들(401a, 401b, 402a, 및 402b) 각각은, 앞서 설명한 바와 같이, 처리 요소들, 스레드 슬롯들, 또는 스레드 유닛들이라고 지칭할 수 있다. 예시된 바와 같이, 아키텍처 상태 레지스터들(401a)은 아키텍처 상태 레지스터들(401b)에 복제되고, 따라서 개별적 아키텍처 상태들/컨텍스트들은 논리적 프로세서(401a) 및 논리적 프로세서(401b)를 위해 저장될 수 있다. 코어(401)에서, 할당기 및 리네이머 블록(allocator and renamer block)(430)에서의 리네이밍 로직과 명령어 포인터들과 같은 그 외의 더 작은 리소스들이 또한 스레드들(401a 및 401b)을 위해 복제될 수 있다. 리오더/리타이어먼트 유닛(reorder/retirement unit)(435)의 리오더 버퍼들, ILTB(420), 로드/스토어 버퍼들, 및 큐들과 같은 일부 리소스들은 파티셔닝을 통해 공유될 수 있다. 범용 내부 레지스터들, 페이지-테이블 베이스 레지스터(들), 로우-레벨 데이터-캐시 및 데이터-TLB(415), 실행 유닛(들)(440), 및 비순차적 유닛(435)의 부분들과 같은 다른 리소스들은 잠재적으로 완전히 공유된다.
프로세서(400)는 종종, 완전히 공유되거나, 파티셔닝을 통해 공유되거나, 또는 처리 요소들에 의해/처리 요소들에 전용될 수 있는 다른 리소스들을 포함한다. 도 4에서, 프로세서의 예시적 논리적 유닛들/리소스들을 구비한 순전히 예시적인 프로세서의 실시예가 예시되어 있다. 프로세서는 이들 기능적 유닛들 중 임의의 것을 포함할 수 있거나 생략할 수 있을 뿐만 아니라 묘사되지 않은 임의의 기타 알려진 기능 유닛들, 로직, 또는 펌웨어를 포함할 수 있다는 것을 유의한다. 예시된 바와 같이, 코어(401)는 단순화된 대표적인 OOO(out-of-order) 프로세서 코어를 포함한다. 그러나 순차적 프로세서가 상이한 실시예들에서 활용될 수 있다. OOO 코어는 실행될/취해질 분기들을 예측하는 분기 타겟 버퍼(branch target buffer)(420) 및 명령어들을 위한 어드레스 변환 엔트리들(address translation entries)을 저장하는 I-TLB(Instruction-Translation Buffer)(420)를 포함한다.
코어(401)는 페치된 요소들을 디코딩하기 위해 페치 유닛(420)에 결합된 디코드 모듈(425)을 추가로 포함한다. 페치 로직은, 일 실시예에서, 제각기 스레드 슬롯들(401a, 401b)과 연관되는 개별 시퀀서들을 포함한다. 보통, 코어(401)는 프로세서(400)상에서 실행가능한 명령어들을 정의하고/지정하는 제1 ISA와 연관된다. 종종 제1 ISA의 일부인 머신 코드 명령어들은, 수행될 명령어 또는 연산을 참조하는/지정하는 명령어의 일부(오피코드(opcode)라고 지칭함)를 포함한다. 디코드 로직(425)은 그들의 오피코드로부터의 이들 명령어들을 인식하고 디코딩된 명령어들을 제1 ISA에 의해 정의된 바와 같은 처리를 위해 파이프라인으로 넘겨주는 회로를 포함한다. 예를 들어, 일 실시예에서, 디코더들(425)은 트랜잭션 명령어와 같은 특정 명령어들을 인식하도록 설계 또는 구성되는 로직을 포함한다. 디코더들(425)에 의한 인식의 결과로, 아키텍처 또는 코어(401)는 적절한 명령어와 연관된 태스크들을 수행하기 위해 특정의 미리 정의된 액션들을 취한다. 본 명세서에 설명된 태스크들, 블록들, 동작들, 및 방법들 중 임의의 것이 단일 또는 다중 명령어에 응답하여 수행될 수 있다는 점에 유의하는 것이 중요하다; 그 중 일부는 새로운 또는 오래된 명령어들일 수 있다.
일 예에서, 할당기 및 리네이머 블록(430)은 명령어 처리 결과들을 저장하는 레지스터 파일들과 같은 리소스들을 예약하는 할당기를 포함한다. 그러나, 스레드들(401a 및 401b)은 잠재적으로 비순차적 실행을 할 수 있고, 이 경우 할당기 및 리네이머 블록(430)은 또한 명령어 결과들을 추적하기 위한 리오더 버퍼들과 같은 그 외의 리소스들을 예약한다. 유닛(430)은 또한 프로그램/명령어 참조 레지스터들을 프로세서(400) 내부의 다른 레지스터들로 리네이밍하는 레지스터 리네이머를 포함할 수 있다. 리오더/리타이어먼트 유닛(435)은 비순차적 실행을 지원하고 또한 비순차적으로 실행되는 명령어들의 이후의 순차적 리타이어먼트를 지원하기 위해 앞서 언급된 리오더 버퍼들, 로드 버퍼들, 및 스토어 버퍼들과 같은 컴포넌트들을 포함한다.
일 실시예에서, 스케줄러 및 실행 유닛(들) 블록(440)은 실행 유닛들상의 명령어들/연산을 스케줄링하는 스케줄러 유닛을 포함한다. 예를 들어, 부동 소수점(floating point) 명령어는 이용가능한 부동 소수점 실행 유닛을 갖는 실행 유닛의 포트상에 스케줄링된다. 실행 유닛들과 연관된 레지스터 파일들이 또한 정보 명령어 처리 결과들을 저장하기 위해 포함된다. 예시적인 실행 유닛들은 부동 소수점 실행 유닛, 정수 실행 유닛, 점프 실행 유닛, 로드 실행 유닛, 스토어 실행 유닛, 및 그외의 공지된 실행 유닛들을 포함한다.
하위 레벨 데이터 캐시 및 데이터 변환 버퍼(D-TLB)(450)는 실행 유닛(들)(440)에 결합된다. 데이터 캐시는 잠재적으로 메모리 코히어런시 상태(memory coherency state)에 유지되는 데이터 피연산자(data operand)들과 같은 최근에 사용된/연산된 요소들을 저장하기 위한 것이다. D-TLB는 최근의 가상/선형 대 물리적 어드레스 변환들을 저장하기 위한 것이다. 특정 예로서, 프로세서는 물리적 메모리를 복수의 가상 페이지로 분할하는 페이지 테이블 구조(page table structure)를 포함할 수 있다.
여기서, 코어들(401 및 402)은 최근 페치된 요소들을 캐싱하는 상위 레벨 또는 퍼더 아웃(further-out) 캐시(410)에 대한 액세스를 공유한다. 상위 레벨 또는 퍼더 아웃은 실행 유닛(들)으로부터 증가하거나 또는 더 멀어지는 캐시 레벨들을 지칭한다는 점에 유의한다. 일 실시예에서, 상위 레벨 캐시(410)는 제2 또는 제3 레벨 데이터 캐시와 같은 최종 레벨 데이터 캐시 - 프로세서(400)상의 메모리 계층구조에서의 최종 캐시 - 이다. 그러나, 상위 레벨 캐시(410)는, 이것이 명령어 캐시와 연관될 수 있거나 명령어 캐시를 포함할 수 있으므로, 그렇게만 제한되지 는 않는다. 트레이스 캐시(trace cache) - 일종의 명령어 캐시 - 는 최근에 디코딩된 트레이스들을 저장하기 위해 디코더(425) 이후에 대신에 결합될 수 있다.
묘사된 구성에서, 프로세서(400)는 또한 본 발명의 실시예에 따라 전력 관리를 수행할 수 있는 전력 제어기(460) 및 버스 인터페이스 모듈(405)을 포함한다. 이 시나리오에서, 버스 인터페이스(405)는 시스템 메모리 및 다른 컴포넌트들과 같은 프로세서(400) 외부의 디바이스들과 통신한다.
메모리 제어기(470)는 하나 또는 많은 메모리와 같은 다른 디바이스들과 인터페이싱할 수 있다. 일 예에서, 버스 인터페이스(405)는 메모리와 인터페이싱하기 위한 메모리 제어기 및 그래픽 프로세서와 인터페이싱하기 위한 그래픽 제어기와의 링 인터커넥트를 포함한다. SoC 환경에서, 네트워크 인터페이스, 코프로세서들, 메모리, 그래픽 프로세서, 및 임의의 다른 알려진 컴퓨터 디바이스들/인터페이스와 같은 더욱 많은 디바이스들이 높은 기능성과 저 전력 소비를 가진 소형 폼 팩터를 제공하기 위해 단일 다이 또는 집적 회로상에 집적될 수 있다.
이제 도 5를 참조하면, 본 발명의 일 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도가 도시된다. 도 5에 도시된 바와 같이, 프로세서 코어(500)는 다단계 파이프라인형 비순차적 프로세서일 수 있다. 코어(500)는 통합 전압 레귤레이터 또는 외부 전압 레귤레이터로부터 수신될 수 있는 수신된 동작 전압에 기초하여 다양한 전압들에서 동작할 수 있다.
도 5에서 알 수 있는 바와 같이, 코어(500)는 실행될 명령어들을 페치하여 프로세서 파이프라인에서의 이후의 사용을 위해 이들을 준비하기 위해 사용될 수 있는 프론트 엔드 유닛들(510)을 포함한다. 예를 들어, 프론트 엔드 유닛들(510)은 페치 유닛(501), 명령어 캐시(503), 및 명령어 디코더(505)를 포함할 수 있다. 몇몇 구현들에서, 프론트 엔드 유닛들(510)은 마이크로코드 스토리지뿐만 아니라 마이크로 연산 스토리지와 함께 트레이스 캐시를 추가로 포함할 수 있다. 페치 유닛(501)은, 예를 들어, 메모리 또는 명령어 캐시(503)로부터 매크로 명령어들을 페치하고, 이들을 프리미티브(primitive)들, 즉, 프로세서에 의한 실행을 위한 마이크로 연산들로 디코딩하기 위해 명령어 디코더(505)에 이들을 공급할 수 있다.
마이크로 명령어들을 수신하고 이들을 실행을 위해 준비하는데 사용될 수 있는 OOO(out-of-order) 엔진(515)이 프론트 엔드 유닛들(510)과 실행 유닛들(520) 간에 결합된다. 더 구체적으로, OOO 엔진(515)은 마이크로 명령어 흐름을 리오더링하고 실행에 필요한 다양한 리소스들을 할당할 뿐만 아니라, 레지스터 파일(530) 및 확장된 레지스터 파일(535)과 같은 다양한 레지스터 파일들 내의 스토리지 위치들상으로의 논리적 레지스터들의 리네이밍을 제공하기 위한 다양한 버퍼들을 포함할 수 있다. 레지스터 파일(530)은 정수 및 부동소수점 연산들을 위한 별개의 레지스터 파일들을 포함할 수 있다. 확장된 레지스터 파일(535)은 벡터 크기 유닛들, 예를 들어, 레지스터당 256 또는 512 비트에 대한 스토리지를 제공할 수 있다. 구성, 제어, 및 추가 동작들의 목적을 위해, MSR(machine specific register)들(538)의 세트가 또한 존재하고 코어(500) 내의 (그리고 코어 외부의) 다양한 로직에 액세스가능할 수 있다. 멀티스레딩을 지원하기 위한 목적으로, 다양한 레지스터 파일들 내의 다중의 레지스터 세트가 제공될 수 있으며, 따라서 이들은 상이한 스레드들에 의해 동시에 사용될 수 있다는 점에 유의한다. 그러나, 프론트 엔드 유닛들(510) 및 실행 유닛들(520)을 포함하는 코어(500)의 나머지 구조들은 복제되지 않는다는 점에 유의한다.
여러 특수 하드웨어 중에서도, 예를 들어, 다양한 정수, 부동 소수점, 및 SIMD(single instruction multiple data) 로직 유닛들을 포함하는 다양한 리소스들이 실행 유닛(520)에 존재할 수 있다. 예를 들어, 이러한 실행 유닛들은, 다른 실행 유닛들 중에서도, 하나 이상의 ALU(arithmetic logic unit)(522)와 하나 이상의 벡터 실행 유닛(524)을 포함할 수 있다.
실행 유닛들로부터의 결과들은 리타이어먼트 로직, 즉, 리오더 버퍼(ROB)(540)에 제공될 수 있다. 더 구체적으로, ROB(540)는 실행되는 명령어들과 연관된 정보를 수신하기 위한 다양한 어레이들 및 로직을 포함할 수 있다. 그 후 이 정보는, 명령어들이 유효하게 리타이어되어 프로세서의 아키텍처 상태에 커밋(commit)되는 데이터를 야기할 수 있는지를, 또는 명령어들의 적합한 리타이먼트를 막는 하나 이상의 예외가 발생했는지를 결정하기 위해 ROB(540)에 의해 검사된다. 물론, ROB(540)는 리타이어먼트와 연관된 다른 동작들을 다룰 수 있다.
도 5에 도시된 바와 같이, ROB(540)는, 일 실시예에서, 저 레벨 캐시(예를 들어, L1 캐시)일 수 있는 캐시(550)에 결합되지만, 본 발명의 범위는 이와 관련하여 제한되지는 않는다. 또한, 실행 유닛들(520)은 캐시(550)에 직접 결합될 수 있다. 캐시(550)로부터, 상위 레벨 캐시들, 시스템 메모리 등과의 데이터 통신이 발생할 수 있다. 도 5의 실시예에서 이런 상위 레벨로 도시되지만, 본 발명의 범위는 이와 관련하여 제한되지 않는다는 것을 이해해야 한다. 예를 들어, 도 5의 구현은 Intel® x86 ISA(instruction set architecture)의 것과 같은 비순차적 머신에 관한 것이지만, 본 발명의 범위는 이와 관련하여 제한되지는 않는다. 즉, 다른 실시예들은 순차적 프로세서, ARM 기반 프로세서와 같은 RISC(reduced instruction set computing) 프로세서, 또는 에뮬레이션 엔진 및 연관된 로직 회로를 통해 상이한 ISA의 명령어들 및 연산들을 에뮬레이팅할 수 있는 또 다른 타입의 ISA의 프로세서로 구현될 수 있다.
이제 도 6을 참조하면, 또 다른 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도가 도시된다. 도 6의 실시예에서, 코어(600)는 전력 소비를 감소시키도록 설계된 비교적 제한된 파이프라인 깊이를 갖는 Intel® Atom™ 기반 프로세서와 같은 상이한 마이크로 아키텍처의 저 전력 코어일 수 있다. 알 수 있는 바와 같이, 코어(600)는 명령어 디코더(615)에 명령어들을 제공하도록 결합된 명령어 캐시(610)를 포함한다. 분기 예측기(605)가 명령어 캐시(610)에 결합될 수 있다. 명령어 캐시(610)는 또 다른 레벨의 캐시 메모리, 예를 들어, L2 캐시(도 6에는 예시의 용이함을 위해 도시되지 않음)에 추가로 결합될 수 있다는 점에 유의해야 한다. 다음으로, 명령어 디코더(615)는 저장 및 주어진 실행 파이프라인으로의 전달을 위해 발행 큐(620)에 디코딩된 명령어들을 제공한다. 마이크로코드 ROM(618)이 명령어 디코더(615)에 결합된다.
부동 소수점 파이프라인(630)은 128, 256 또는 512 비트에 의한 것과 같이 주어진 비트의 복수의 아키텍처 레지스터를 포함할 수 있는 부동 소수점 레지스터 파일(632)을 포함한다. 파이프라인(630)은 파이프라인의 다중 실행 유닛 중 하나상에서의 실행을 위한 명령어들을 스케줄링하기 위한 부동 소수점 스케줄러(634)를 포함한다. 도시된 실시예에서, 이러한 실행 유닛들은 ALU(635), 셔플 유닛(636), 및 부동 소수점 가산기(638)를 포함한다. 다음으로, 이들 실행 유닛에서 생성된 결과는 버퍼들 및/또는 레지스터 파일(632)의 레지스터들에 되돌려 제공될 수 있다. 물론, 이러한 소수의 예시적인 실행 유닛으로 도시되어 있지만, 또 다른 실시예에서는 추가의 또는 상이한 부동 소수점 실행 유닛들이 존재할 수 있음을 이해해야 한다.
정수 파이프라인(640)이 또한 제공될 수 있다. 도시된 실시예에서, 파이프라인(640)은 128 또는 256비트에 의한 것과 같이 주어진 비트의 복수의 아키텍처 레지스터를 포함할 수 있는 정수 레지스터 파일(642)을 포함한다. 파이프라인(640)은 파이프라인의 다중 실행 유닛 중 하나상에서의 실행을 위해 명령어들을 스케줄링하는 정수 스케줄러(644)를 포함한다. 도시된 실시예에서, 이러한 실행 유닛들은 ALU(645), 시프터 유닛(646), 및 점프 실행 유닛(648)을 포함한다. 다음으로, 이들 실행 유닛에서 생성된 결과는 버퍼들 및/또는 레지스터 파일(642)의 레지스터들에 되돌려 제공될 수 있다. 물론, 이들 소수의 예시적인 실행 유닛들이 도시되어 있지만, 또 다른 실시예에서 추가의 또는 상이한 정수 실행 유닛들이 존재할 수 있음을 이해해야 한다.
메모리 실행 스케줄러(650)는 TLB(654)에 또한 결합되는 어드레스 생성 유닛(652)에서의 실행을 위해 메모리 동작들을 스케줄링할 수 있다. 알 수 있는 바와 같이, 이들 구조는 L0 및/또는 L1 데이터 캐시일 수 있는 데이터 캐시(660)에 결합될 수 있는데, 이것은 L2 캐시 메모리를 포함하는 캐시 메모리 계층 구조의 추가 레벨들에 다음으로 결합된다.
비순차적 실행에 대한 지원을 제공하기 위해, 리오더 버퍼(680) 이외에, 비순차적으로 실행되는 명령어들을 순서대로의 리타이어먼트를 위해 리오더하도록 구성되는 할당기/리네이머(670)가 제공될 수 있다. 도 6의 예시에서 이러한 특정 파이프라인 아키텍처가 도시되었지만, 많은 변경과 대안이 가능하다는 것을 이해해야 한다.
도 5 및 도 6의 마이크로 아키텍처들에 따른 것과 같은 비대칭 코어들을 갖는 프로세서에서, 작업 부하들은 전력 관리 사유로 인해 코어들 사이에서 동적으로 스와핑될 수 있는데, 그 이유는 이들 코어가 상이한 파이프라인 설계들 및 깊이들을 갖기는 하지만 동일한 또는 관련된 ISA의 것일 수 있기 때문이라는 것을 유의하라. 이러한 동적 코어 스와핑은 사용자 애플리케이션(및 가능하게는 또한 커널)에 투명한 방식으로 수행될 수 있다.
도 7을 참조하면, 또 다른 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도가 도시되어 있다. 도 7에 예시된 바와 같이, 코어(700)는 매우 낮은 전력 소비 레벨에서 실행되는 다단계 순차적 파이프라인을 포함할 수 있다. 하나의 그러한 예로서, 프로세서(700)는 캘리포니아주, 서니베일의 ARM Holdings, LTD.에서 입수가능한 ARM Cortex A53 설계에 따른 마이크로 아키텍처를 가질 수 있다. 한 구현에서, 32 비트 및 64 비트 코드 모두를 실행하도록 구성되는 8-스테이지 파이프라인이 제공될 수 있다. 코어(700)는 명령어들을 페치하고 명령어들, 예를 들어, ARMv8 ISA와 같은 주어진 ISA의 매크로 명령어들을 디코딩할 수 있는 디코드 유닛(715)에 이들을 제공하도록 구성되는 페치 유닛(710)을 포함한다. 또한, 큐(730)는 디코딩된 명령어들을 저장하기 위해 디코드 유닛(715)에 결합될 수 있다는 것을 추가로 유의하라. 디코딩된 명령어들은 발행 로직(725)에 제공되고, 여기서 디코딩된 명령어들은 다중 실행 유닛 중 주어진 하나에게 발행될 수 있다.
도 7을 더 참조하면, 발행 로직(725)은 다중 실행 유닛 중 하나에게 명령어들을 발행할 수 있다. 도시된 실시예에서, 이들 실행 유닛은 정수 유닛(735), 승산 유닛(740), 부동 소수점/벡터 유닛(750), 이중 발행 유닛(760), 및 로드/스토어 유닛(770)을 포함한다. 이러한 상이한 실행 유닛들의 결과들은 라이트백 유닛(780)에 제공될 수 있다. 예시를 용이하게 하기 위해 단일 라이트백 유닛이 도시되어 있지만, 일부 구현에서는 개별 라이트백 유닛들이 각각의 실행 유닛들과 연관될 수 있다는 것을 이해해야 한다. 또한, 도 7에 도시된 각각의 유닛 및 로직은 상위 레벨에서 표현되지만, 특정 구현은 더 많은 또는 상이한 구조들을 포함할 수 있다는 것을 이해해야 한다. 도 7에서와 같이 파이프라인을 갖는 하나 이상의 코어를 사용하여 설계된 프로세서는 모바일 디바이스에서 서버 시스템에 이르기까지 많은 상이한 최종 제품으로 구현될 수 있다.
도 8을 참조하면, 또 다른 실시예에 따른 프로세서 코어의 마이크로 아키텍처의 블록도가 도시되어 있다. 도 8에 예시된 바와 같이, 코어(800)는 (도 7의 코어(700)보다 높은 전력 소비 레벨에서 발생할 수 있는) 매우 높은 성능 레벨에서 실행되는 다단계 다발행 비순차적 파이프라인을 포함할 수 있다. 이러한 일례로서, 프로세서(800)는 ARM Cortex A57 설계에 따른 마이크로아키텍처를 가질 수 있다. 구현에서, 32 비트 및 64 비트 코드 모두를 실행하도록 구성되는 15(또는 그보다 큰) 스테이지의 파이프라인이 제공될 수 있다. 또한, 파이프라인은 3개(또는 그보다 큰) 와이드(wide) 및 3개(또는 그보다 큰) 발행 동작을 제공할 수 있다. 코어(800)는 명령어들을 페치하고 명령어들, 예를 들어, ARMv8 명령어 세트 아키텍처의 매크로 명령어들을 디코딩하고, 명령어들 내의 레지스터 참조들을 리네이밍하고, 명령어들을 (결국은) 선택된 실행 유닛에 디스패치할 수 있는 디코더/리네이머/디스패처(815)에 이들을 제공하도록 구성되는 페치 유닛(810)을 포함한다. 디코딩된 명령어들은 큐(825)에 저장될 수 있다. 도 8에서 예시의 용이함을 위해 단일 큐 구조가 도시되어 있지만, 다중의 상이한 타입의 실행 유닛 각각에 대해 개별 큐가 제공될 수 있다는 점을 이해해야 한다는 것을 유의하라.
또한, 도 8에는 발행 로직(830)이 도시되어 있으며, 이 발행 로직으로부터 큐(825)에 저장된 디코딩된 명령어들이 선택된 실행 유닛에 발행될 수 있다. 또한, 발행 로직(830)은 발행 로직(830)이 결합되는 다중의 상이한 타입의 실행 유닛 각각에 대한 개별적인 발행 로직을 갖는 특정 실시예에서 구현될 수 있다.
디코딩된 명령어들은 다중의 실행 유닛 중 주어진 것에게 발행될 수 있다. 도시된 실시예에서, 이들 실행 유닛은 하나 이상의 정수 유닛(835), 승산 유닛(840), 부동 소수점/벡터 유닛(850), 분기 유닛(860), 및 로드/스토어 유닛(870)을 포함한다. 실시예에서, 부동 소수점/벡터 유닛(850)은 SIMD 또는 128 또는 256 비트의 벡터 데이터를 다루도록 구성될 수 있다. 또한, 부동 소수점/벡터 실행 유닛(850)은 IEEE-754 배정도 부동 소수점 연산을 수행할 수 있다. 이들 상이한 실행 유닛들의 결과들은 라이트백 유닛(880)에 제공될 수 있다. 일부 구현에서는, 별개의 라이트백 유닛들이 각각의 실행 유닛들과 연관될 수 있다는 점에 유의해야 한다. 또한, 도 8에 도시된 각각의 유닛들 및 로직은 상위 레벨에서 표현되지만, 특정 구현은 더 많은 또는 상이한 구조들을 포함할 수 있다는 것을 이해해야 한다.
도 7 및 도 8의 마이크로 아키텍처들에 따른 것과 같이 비대칭 코어들을 갖는 프로세서에서, 작업 부하들은 전력 관리 사유로 인해 코어들 사이에서 동적으로 스와핑될 수 있는데, 그 이유는 이들 코어가 상이한 파이프라인 설계들 및 깊이들을 갖기는 하지만 동일한 또는 관련된 ISA의 것일 수 있기 때문이라는 것을 유의하라. 이러한 동적 코어 스와핑은 사용자 애플리케이션(및 가능하게는 또한 커널)에 투명한 방식으로 수행될 수 있다.
도 5 내지 도 8 중 임의의 하나 이상에서와 같이 파이프라인들을 갖는 하나 이상의 코어를 이용하여 설계된 프로세서는 모바일 디바이스들로부터 서버 시스템들에 이르기까지의 많은 상이한 최종 제품들로 구현될 수 있다. 이제 도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 프로세서의 블록도가 도시된다. 도 9의 실시예에서, 프로세서(900)는 독립적인 동작 전압 및 동작 주파수에서 동작하도록 각각이 제어될 수 있는 다중 도메인을 포함하는 SoC일 수 있다. 특정의 예시적인 예로서, 프로세서(900)는 i3, i5, i7과 같은 Intel® Architecture Core™ 기반 프로세서 또는 인텔사로부터 입수 가능한 또 다른 그러한 프로세서일 수 있다. 그러나, 캘리포니아주 서니베일의 Advanced Micro Devices, Inc. (AMD), ARM Holdings, Ltd. 또는 그의 실시권자로부터의 ARM 기반 설계 또는 캘리포니아주 서니베일의 MIPS Technologies, Inc. 또는 그들의 실시권자들 또는 채택자들로부터의 MIPS 기반 설계로부터 입수가능한 것과 같은 다른 저 전력 프로세서들이 다른 실시예들에서는 대신 존재할 수 있는데, Apple A7 프로세서, Qualcomm Snapdragon 프로세서, 또는 Texas Instruments OMAP 프로세서와 같은 것들이다. 이러한 SoC는 스마트폰, 태블릿 컴퓨터, 패블릿 컴퓨터, Ultrabook™ 컴퓨터 또는 다른 휴대용 컴퓨팅 디바이스 또는 커넥티드 디바이스와 같은 저 전력 시스템에서 사용될 수 있다.
도 9에 도시된 상위 레벨 도면에서, 프로세서(900)는 복수의 코어 유닛(9100-910n)을 포함한다. 각각의 코어 유닛은 하나 이상의 프로세서 코어, 하나 이상의 캐시 메모리 및 다른 회로를 포함할 수 있다. 각각의 코어 유닛(910)은 하나 이상의 명령어 세트(예를 들어, 더 새로운 버전으로 추가된 일부 확장들을 갖는) x86 명령어 세트; MIPS 명령어 세트; (NEON과 같은 선택적 추가 확장들을 갖는) ARM 명령어 세트) 또는 다른 명령어 세트 또는 이들의 조합들을 지원할 수 있다. 코어 유닛들 중 일부는 (예로서, 상이한 설계의) 이종 리소스들일 수 있다는 점에 유의한다. 게다가, 각각의 그러한 코어는 실시예에서 공유 레벨(L2) 캐시 메모리일 수 있는 캐시 메모리(도시되지 않음)에 결합될 수 있다. 비휘발성 스토리지(930)는 다양한 프로그램 및 다른 데이터를 저장하기 위해 사용될 수 있다. 예를 들어, 이러한 스토리지를 이용하여, 마이크로코드, BIOS와 같은 부팅 정보, 다른 시스템 소프트웨어 또는 등등의 적어도 부분들을 저장할 수 있다.
각각의 코어 유닛(910)은 프로세서의 추가 회로에 대한 인터커넥션을 가능하게 하기 위한 버스 인터페이스 유닛과 같은 인터페이스를 또한 포함할 수 있다. 실시예에서, 각각의 코어 유닛(910)은 다음으로 메모리 제어기(935)에 결합되는 주 캐시 코히어런트 온-다이 인터커넥트로서 작용할 수 있는 코히어런트 패브릭에 결합된다. 다음으로, 메모리 제어기(935)는 DRAM(도 9에서는 예시의 용이함을 위해 도시되지 않음)과 같은 메모리와의 통신을 제어한다.
코어 유닛들에 더하여, 그래픽 처리를 수행하는 것은 물론이고, 가능하게는 그래픽 프로세서 상에서 범용 동작들(소위, GPGPU 동작)을 실행하기 위한 하나 이상의 그래픽 처리 유닛(GPU들)을 포함할 수 있는 적어도 하나의 그래픽 유닛(920)을 포함하는 추가 처리 엔진들이 프로세서 내에 존재한다. 또한, 적어도 하나의 이미지 신호 프로세서(925)가 존재할 수 있다. 신호 프로세서(925)는 SoC의 내부에 있거나 칩과 떨어진 하나 이상의 캡처 디바이스로부터 수신되는 인커밍 이미지 데이터를 처리하도록 구성될 수 있다.
다른 가속도계들도 존재할 수 있다. 도 9의 예시에서, 비디오 코더(950)는 비디오 정보에 대한 인코딩 및 디코딩을 포함하는 코딩 동작들을 수행하여, 예로서 고해상도 비디오 콘텐츠에 대한 하드웨어 가속 지원을 제공할 수 있다. 시스템의 내부 및 외부 디스플레이들에 대한 지원의 제공을 포함하여 디스플레이 동작들을 가속화하기 위해 디스플레이 제어기(955)가 더 제공될 수 있다. 게다가, 보안 부팅 동작, 다양한 암호화 동작 등과 같은 보안 동작들을 수행하기 위한 보안 프로세서(945)가 존재할 수 있다.
각각의 유닛들은 본 명세서에 설명된 다양한 전력 관리 기술들 및 선택적 MT 구성가능 제어를 수행하기 위한 제어 로직을 포함할 수 있는 전력 관리자(940)를 통해 그의 전력 소비가 제어되도록 할 수 있다.
일부 실시예들에서, SoC(900)는 다양한 주변기기 디바이스가 결합될 수 있는 코히어런트 패브릭에 결합되는 논-코히어런트(non-coherent) 패브릭을 추가로 포함할 수 있다. 하나 이상의 인터페이스(960a-960d)는 하나 이상의 오프 칩 디바이스와의 통신을 가능하게 한다. 그러한 통신은 다른 타입의 통신 프로토콜 가운데서도 PCIe™, GPIO, USB, I2C, UART, MIPI, SDIO, DDR, SPI, HDMI와 같은 다양한 통신 프로토콜을 통한 것일 수 있다. 도 9의 실시예에서 이러한 상위 레벨에서 도시되지만, 본 발명의 범위는 이와 관련하여 제한되지 않는다는 것을 이해해야 한다.
이제 도 10을 참조하면, 대표적인 SoC의 블록도가 도시되어 있다. 도시된 실시예에서, SoC(1000)는 태블릿 컴퓨터 또는 다른 휴대용 컴퓨팅 디바이스와 같은 다른 저 전력 디바이스 또는 스마트폰에 통합하기 위해 최적화되도록 저 전력 동작을 위해 구성되는 멀티 코어 SoC일 수 있다. 일례로서, SoC(1000)는 보다 높은 전력 및/또는 저 전력 코어들, 예를 들어, 비순차적 코어들 및 순차적 코어들의 조합과 같은 비대칭 또는 상이한 타입의 코어들을 사용하여 구현될 수 있다. 상이한 실시예들에서, 이들 코어는 Intel® ArchitectureTM 코어 설계 또는 ARM 아키텍처 설계에 기초할 수 있다. 또 다른 실시예에서, Intel®과 ARM 코어들의 혼합이 주어진 SoC에서 구현될 수 있다.
도 10에서 알 수 있는 바와 같이, SoC(1000)는 복수의 제1 코어(10120-10123)를 갖는 제1 코어 도메인(1010)을 포함한다. 일례에서, 이들 코어는 순차적 코어들과 같은 저 전력 코어들일 수 있다. 일 실시예에서, 이들 제1 코어는 ARM Cortex A53 코어들로서 구현될 수 있다. 다음으로, 이들 코어는 코어 도메인(1010)의 캐시 메모리(1015)에 결합된다. 또한, SoC(1000)는 제2 코어 도메인(1020)을 포함한다. 도 10의 예시에서, 제2 코어 도메인(1020)은 복수의 제2 코어(10220-10223)를 갖는다. 일례에서, 이들 코어는 제1 코어들(1012)보다 전력 소비가 큰 코어들일 수 있다. 실시예에서, 제2 코어들은 비순차적 코어들일 수 있으며, 이것들은 ARM Cortex A57 코어들로서 구현될 수 있다. 다음으로, 이들 코어는 코어 도메인(1020)의 캐시 메모리(1025)에 결합된다. 도 10에 도시된 예는 각각의 도메인에 4개의 코어를 포함하고 있지만, 다른 예들에서는 주어진 도메인에 더 많거나 더 적은 코어들이 제공될 수 있다는 점을 이해해야 한다는 것을 유의하라.
도 10을 더 참조하면, 예를 들어, 코어 도메인들(1010 및 1020)의 하나 이상의 코어에 의해 제공되는, 그래픽 작업부하를 독립적으로 실행하도록 구성되는 하나 이상의 그래픽 처리 유닛(GPU들)을 포함할 수 있는 그래픽 도메인(1030)도 제공된다. 일례로서, GPU 도메인(1030)은 그래픽 및 디스플레이 렌더링 동작들을 제공하는 것에 추가하여 다양한 화면 크기를 위한 디스플레이 지원을 제공하기 위해 사용될 수 있다.
알 수 있는 바와 같이, 다양한 도메인들은, 실시예에서, 통합 메모리 제어기(1050)에 다음으로 결합되는 캐시 코히어런트 인터커넥트 패브릭일 수 있는 코히어런트 인터커넥트(1040)에 결합된다. 코히어런트 인터커넥트(1040)는, 일부 예들에서, L3 캐시와 같은 공유 캐시 메모리를 포함할 수 있다. 실시예에서, 메모리 제어기(1050)는 DRAM(도 10에서는 예시의 용이함을 위해 도시되지 않음)의 다중 채널과 같은 오프 칩 메모리와의 다중의 통신 채널을 제공하는 직접 메모리 제어기일 수 있다.
상이한 예들에서, 코어 도메인들의 수는 변할 수 있다. 예를 들어, 모바일 컴퓨팅 디바이스에 통합하기에 적합한 저 전력 SoC의 경우, 도 10에 도시된 바와 같은 제한된 수의 코어 도메인이 존재할 수 있다. 또한, 이러한 저 전력 SoC들에서, 고 전력 코어들을 포함하는 코어 도메인(1020)은 더 적은 수의 그러한 코어들을 가질 수 있다. 예를 들어, 일 구현에서, 2개의 코어(1022)는 감소된 전력 소비 레벨에서의 동작을 가능하게 하도록 제공될 수 있다. 또한, 상이한 코어 도메인들이 인터럽트 제어기에 결합되어 상이한 도메인들 간에 작업부하를 동적으로 스와핑하는 것을 가능하게 할 수 있다.
또 다른 실시예들에서, SoC가 데스크톱, 서버, 고성능 컴퓨팅 시스템, 기지국 등과 같은 다른 컴퓨팅 디바이스에 통합하기 위해 보다 높은 성능(및 전력) 레벨로 스케일링될 수 있다는 점에서, 더 많은 수의 코어 도메인뿐만 아니라 추가적인 선택적 IP 로직이 존재할 수 있다. 하나의 그러한 예로서, 각각이 주어진 수의 비순차적 코어를 갖는 4개의 코어 도메인이 제공될 수 있다. 또한, 선택적 GPU 지원(이것은 예로서 GPGPU의 형태를 취할 수 있음) 이외에, 특정 기능들(예를 들어, 웹 서빙, 네트워크 처리, 스위칭 등)에 대해 최적화된 하드웨어 지원을 제공하는 하나 이상의 가속기가 또한 제공될 수 있다. 또한, 이러한 가속기들을 오프 칩 컴포넌트들에 결합하기 위한 입/출력 인터페이스가 존재할 수 있다.
이제 도 11을 참조하면, 또 다른 예시적인 SoC의 블록도가 도시되어 있다. 도 11의 실시예에서, SoC(1100)는 멀티미디어 애플리케이션, 통신 및 다른 기능들에 대해 높은 성능을 가능하게 하는 다양한 회로를 포함할 수 있다. 이와 같이, SoC(1100)는 스마트폰, 태블릿 컴퓨터, 스마트 TV 등과 같은 매우 다양한 휴대용 및 기타 디바이스들에 통합되기에 적합하다. 도시된 예에서, SoC(1100)는 CPU(central processor unit) 도메인(1110)을 포함한다. 실시예에서, 복수의 개별 프로세서 코어가 CPU 도메인(1110)에 존재할 수 있다. 일례로서, CPU 도메인(1110)은 4개의 멀티스레드 코어를 갖는 쿼드 코어 프로세서일 수 있다. 이러한 프로세서들은 동종 또는 이종 프로세서들, 예를 들어, 저 전력 및 고 전력 프로세서 코어들의 혼합일 수 있다.
다음으로, 하나 이상의 GPU에서 고급 그래픽 처리를 수행하여 그래픽을 다루고 API들을 계산하는 GPU 도메인(1120)이 제공된다. DSP 유닛(1130)은 멀티미디어 명령어들의 실행 동안 발생할 수 있는 진보된 계산 이외에, 음악 재생, 오디오/비디오 등과 같은 저 전력 멀티미디어 애플리케이션을 다루기 위한 하나 이상의 저 전력 DSP를 제공할 수 있다. 다음으로, 통신 유닛(1140)은 셀룰러 통신(3G/4G LTE를 포함함), Bluetooth™, IEEE 802.11 등과 같은 무선 근거리 프로토콜과 같은 다양한 무선 프로토콜을 통해 커넥티비티(connectivity)를 제공하기 위한 다양한 컴포넌트를 포함할 수 있다.
또한, 멀티미디어 프로세서(1150)는 사용자 제스처의 처리를 포함하여, 고해상도 비디오 및 오디오 콘텐츠의 캡처 및 재생을 수행하기 위해 사용될 수 있다. 센서 유닛(1160)은 주어진 플랫폼에 존재하는 다양한 오프 칩 센서와 인터페이싱하기 위한 복수의 센서 및/또는 센서 제어기를 포함할 수 있다. 이미지 신호 프로세서(1170)는 하나 이상의 개별 ISP를 구비하여 스틸 카메라 및 비디오 카메라를 포함하는 플랫폼의 하나 이상의 카메라로부터의 캡처된 콘텐츠에 관한 이미지 처리를 수행할 수 있다.
디스플레이 프로세서(1180)는 그러한 디스플레이상에서의 재생을 위해 콘텐츠를 무선으로 통신하는 능력을 포함하여, 주어진 픽셀 밀도의 고해상도 디스플레이에의 접속에 대한 지원을 제공할 수 있다. 또한, 로케이션 유닛(1190)은 GPS 수신기로서 사용하여 획득된 매우 정확한 위치 설정 정보를 애플리케이션들에 제공하기 위해 다중 GPS 콘스텔레이션(constellation)에 대한 지원을 갖는 그러한 GPS 수신기를 포함할 수 있다. 도 11의 예에서는 이러한 특정 세트의 컴포넌트가 도시되었지만, 다양한 변형 및 대안이 가능하다는 것을 이해해야 한다.
이제 도 12를 참조하면, 실시예들이 사용될 수 있는 예시적인 시스템의 블록도가 도시되어 있다. 알 수 있는 바와 같이, 시스템(1200)은 스마트폰 또는 다른 무선 통신기일 수 있다. 기저대역 프로세서(1205)는 시스템으로부터 송신되거나 시스템에 의해 수신되는 통신 신호에 대해 다양한 신호 처리를 수행하도록 구성된다. 다음으로, 기저대역 프로세서(1205)는 많은 잘 알려진 소셜 미디어 및 멀티미디어 앱과 같은 사용자 애플리케이션에 더하여 OS 및 다른 시스템 소프트웨어를 실행하는 시스템의 메인 CPU일 수 있는 애플리케이션 프로세서(1210)에 결합된다. 애플리케이션 프로세서(1210)는 본 명세서에 설명된 바와 같이, 디바이스에 대한 다양한 다른 컴퓨팅 동작들을 수행하도록 추가로 구성될 수 있고, 코어들의 서브세트가 MT 동작을 위해 선택적으로 인에이블될 수 있는 선택적 MT 지원을 위해 정적으로 또는 동적으로 구성될 수 있다.
다음으로, 애플리케이션 프로세서(1210)는 사용자 인터페이스/디스플레이(1220), 예를 들어, 터치 스크린 디스플레이에 결합될 수 있다. 게다가, 애플리케이션 프로세서(1210)는 비휘발성 메모리, 즉 플래시 메모리(1230) 및 시스템 메모리, 즉 DRAM(dynamic random access memory)(1235)을 포함하는 메모리 시스템에 결합될 수 있다. 추가로 알 수 있는 바와 같이, 애플리케이션 프로세서(1210)는 또한 비디오 및/또는 정지 이미지를 기록할 수 있는 하나 이상의 이미지 캡처 디바이스와 같은 캡처 디바이스(1240)에 추가로 결합된다.
여전히 도 12를 참조하면, 가입자 식별 모듈 및 가능하게는 보안 저장 및 암호 프로세서를 포함하는 UICC(universal integrated circuit card)(1240)가 또한 애플리케이션 프로세서(1210)에 결합된다. 시스템(1200)은 애플리케이션 프로세서(1210)에 결합될 수 있는 보안 프로세서(1250)를 추가로 포함할 수 있다. 복수의 센서(1225)가 애플리케이션 프로세서(1210)에 결합되어 가속도계 및 다른 환경 정보와 같은 다양한 감지된 정보의 입력을 가능하게 할 수 있다. 오디오 출력 디바이스(1295)는 예를 들어, 음성 통신, 오디오 데이터의 재생 또는 스트리밍 등의 형태로 사운드를 출력하기 위한 인터페이스를 제공할 수 있다.
추가로 예시되는 것처럼, NFC(near field communication) 안테나(1265)를 통해 NFC 근접 장으로 통신하는 NFC 비접촉 인터페이스(1260)가 제공된다. 도 12에는 별도의 안테나가 도시되어 있지만, 일부 구현에서, 하나의 안테나 또는 상이한 세트의 안테나가 제공되어 다양한 무선 기능을 가능하게 할 수 있다는 점을 이해해야 한다.
PMIC(1215)가 플랫폼 레벨 전력 관리를 수행하기 위해 애플리케이션 프로세서(1210)에 결합된다. 이를 위해, PMIC(1215)는 원하는 대로 특정의 저 전력 상태로 진입하기 위해 애플리케이션 프로세서(1210)에 전력 관리 요청을 발행할 수 있다. 더욱이, 플랫폼 제약에 기초하여, PMIC(1215)는 또한 시스템(1200)의 다른 컴포넌트들의 전력 레벨을 제어할 수 있다.
통신이 송신 및 수신될 수 있게 하기 위해, 다양한 회로가 기저대역 프로세서(1205)와 안테나(1290) 사이에 결합될 수 있다. 구체적으로, RF(radio frequency) 송수신기(1270) 및 WLAN(wireless local area network) 송수신기(1275)가 존재할 수 있다. 일반적으로, RF 송수신기(1270)는 CDMA(code division multiple access), GSM(global system for mobile communication), LTE(long term evolution), 또는 다른 프로토콜에 따른 것과 같이 3G 또는 4G 무선 통신 프로토콜과 같은 주어진 무선 통신 프로토콜에 따라 무선 데이터 및 호출을 수신하고 송신하기 위해 사용될 수 있다. 또한, GPS 센서(1280)가 존재할 수 있다. 무선 신호들, 예를 들어, AM/FM 및 다른 신호들의 수신 또는 송신과 같은 다른 무선 통신이 또한 제공될 수 있다. 또한, WLAN 송수신기(1275)를 통해, 국소적 무선 통신이 또한 실현될 수 있다.
이제 도 13을 참조하면, 실시예들이 사용될 수 있는 또 다른 예시적인 시스템의 블록도가 도시되어 있다. 도 13의 예시에서, 시스템(1300)은 태블릿 컴퓨터, 2:1 태블릿, 패블릿 또는 다른 컨버터블 또는 독립형 태블릿 시스템과 같은 모바일 저 전력 시스템일 수 있다. 예시된 바와 같이, SoC(1310)가 존재하고 디바이스에 대한 애플리케이션 프로세서로서 동작하도록 구성될 수 있다.
다양한 디바이스가 SoC(1310)에 결합될 수 있다. 도시된 예시에서, 메모리 서브시스템은 SoC(1310)에 결합되는 플래시 메모리(1340) 및 DRAM(1345)을 포함한다. 또한, 터치 패널(1320)이 SoC(1310)에 결합되어, 터치 패널(1320)의 디스플레이상에 가상 키보드의 제공을 포함하여, 터치를 통한 디스플레이 능력 및 사용자 입력을 제공한다. 유선 네트워크 커넥티비티를 제공하기 위해, SoC(1310)는 이더넷 인터페이스(1330)에 결합된다. 주변기기 허브(1325)가 SoC(1310)에 결합되어, 다양한 포트들 또는 다른 커넥터들 중 임의의 것에 의해 시스템(1300)에 결합될 수 있는 것과 같이, 다양한 주변기기 디바이스들과 인터페이싱할 수 있게 한다.
SoC(1310) 내의 내부 전력 관리 회로 및 기능성에 추가하여, PMIC(1380)가 SoC(1310)에 결합되어, 예를 들어, 시스템이 배터리(1390)에 의해 전력을 공급받는지 또는 AC 어댑터(1395)를 통해 AC 전력을 공급받는지에 기초하여, 플랫폼 기반 전력 관리를 제공한다. 이 전력 소스 기반 전력 관리에 추가하여, PMIC(1380)는 환경 및 사용 조건에 기초하여 플랫폼 전력 관리 활동을 추가로 수행할 수 있다. 또한, PMIC(1380)는 제어 및 상태 정보를 SoC(1310)에 통신하여 SoC(1310) 내에서 다양한 전력 관리 활동을 야기할 수 있다.
여전히 도 13을 참조하면, 무선 능력을 제공하기 위해, WLAN 유닛(1350)은 SoC(1310)에 그리고 다음으로 안테나(1355)에 결합된다. 다양한 구현에서, WLAN 유닛(1350)은 하나 이상의 무선 프로토콜에 따른 통신을 제공할 수 있다.
추가로 예시된 바와 같이, 복수의 센서(1360)가 SoC(1310)에 결합될 수 있다. 이들 센서들은 사용자 제스처 센서들을 포함하여 다양한 가속도계, 환경 및 기타 센서들을 포함할 수 있다. 최종적으로, 오디오 코덱(1365)이 SoC(1310)에 결합되어 오디오 출력 디바이스(1370)에 인터페이스를 제공한다. 물론, 도 13에는 이 특별한 구현이 도시되어 있지만, 많은 변형 및 대안이 가능하다는 점을 이해해야 한다.
이제 도 14를 참조하면, 노트북, Ultrabook™ 또는 다른 소형 폼 팩터 시스템과 같은 대표적인 컴퓨터 시스템의 블록도가 도시되어 있다. 프로세서(1410)는, 일 실시예에서, 마이크로프로세서, 멀티코어 프로세서, 멀티스레드 프로세서, 초 저전압 프로세서, 내장형 프로세서, 또는 기타 공지된 처리 요소를 포함한다. 예시된 구현에서, 프로세서(1410)는 시스템(1400)의 많은 다양한 컴포넌트들과의 통신을 위한 메인 처리 유닛 및 중앙 허브로서 역할한다. 일례로서, 프로세서(1400)는 SoC로서 구현된다.
프로세서(1410)는, 일 실시예에서, 시스템 메모리(1415)와 통신한다. 예시적인 예로서, 시스템 메모리(1415)는 주어진 양의 시스템 메모리를 제공하기 위해 다중의 메모리 디바이스 또는 모듈을 통해 구현된다.
데이터, 애플리케이션, 하나 이상의 운영 체제 등과 같은 정보의 영구 저장을 제공하기 위해, 대용량 스토리지(1420)도 프로세서(1410)에 결합될 수 있다. 다양한 실시예들에서, 더 얇고 더 가벼운 시스템 설계를 가능하게 하는 것은 물론이고 시스템 반응성을 향상시키기 위해, 이 대용량 스토리지는 SSD를 통해 구현될 수 있거나, 또는 대용량 스토리지는 전력 차단 이벤트 동안에 컨텍스트 상태와 기타 그런 정보의 비휘발성 저장을 가능케 하여 시스템 활동의 재개시 시에 빠른 기동이 이루어질 수 있도록 하는 SSD 캐시로서 역할하는 더 작은 용량의 SSD 스토리지를 갖는 하드 디스크 드라이브(HDD)를 사용하여 주로 구현될 수 있다. 도 14에 또한 도시된 바와 같이, 플래시 디바이스(1422)는, 예를 들어, SPI(serial peripheral interface)를 통해 프로세서(1410)에 결합될 수 있다. 이 플래시 디바이스는, BIOS(basic input/output software)뿐만 아니라 시스템의 다른 펌웨어를 포함하여, 시스템 소프트웨어의 비휘발성 저장을 제공할 수 있다.
다양한 입/출력(I/O) 디바이스들이 시스템(1400) 내에 존재할 수 있다. 구체적으로, 도 14의 실시예에서, 터치 스크린(1425)을 추가로 제공하는 고해상도 LCD 또는 LED 패널일 수 있는 디스플레이(1424)가 도시되어 있다. 일 실시예에서, 디스플레이(1424)는 고성능 그래픽 인터커넥트로서 구현될 수 있는 디스플레이 인터커넥트를 통해 프로세서(1410)에 결합될 수 있다. 터치스크린(1425)은 실시예에서, I2C 인터커넥트일 수 있는 또 다른 인터커넥트를 통해 프로세서(1410)에 결합될 수 있다. 도 14에 추가로 도시된 바와 같이, 터치스크린(1425) 외에도, 터치를 통한 사용자 입력은 터치 패드(1430)를 통해서도 발생할 수 있으며, 이 터치 패드는 섀시 내에 구성될 수 있고 그리고 터치스크린(1425)과 동일한 I2C 인터커넥트에 또한 결합될 수 있다.
인지 컴퓨팅 및 다른 목적을 위해, 다양한 센서들이 시스템 내에 존재할 수 있으며, 상이한 방식으로 프로세서(1410)에 결합될 수 있다. 특정의 관성 및 환경 센서들이 센서 허브(1440)를 통해, 예를 들어, I2C 인터커넥트를 통해 프로세서(1410)에 결합될 수 있다. 도 14에 도시된 실시예에서, 이들 센서들은, 가속도계(1441), ALS(ambient light sensor)(1442), 컴퍼스(1443) 및 자이로스코프(1444)를 포함할 수 있다. 다른 환경 센서들은, 일부 실시예에서, SMBus(system management bus) 버스를 통해 프로세서(1410)에 결합되는 하나 이상의 열 센서(1446)를 포함할 수 있다.
도 14에서 또한 알 수 있는 바와 같이, 다양한 주변기기 디바이스들이 LPC(low pin count) 인터커넥트를 통해 프로세서(1410)에 결합될 수 있다. 도시된 실시예에서, 다양한 컴포넌트들이 임베디드 제어기(1435)를 통해 결합될 수 있다. 이러한 컴포넌트들은 키보드(1436)(예를 들어, PS2 인터페이스를 통해 결합됨), 팬(1437), 및 열 센서(1439)를 포함할 수 있다. 일부 실시예들에서, 터치 패드(1430)는 PS2 인터페이스를 통해 EC(1435)에 또한 결합될 수 있다. 또한, TPM(trusted platform module)(1438)과 같은 보안 프로세서가 또한 이 LPC 인터커넥트를 통해 프로세서(1410)에 결합될 수 있다.
시스템(1400)은, 무선으로 하는 것을 포함하여, 다양한 방식으로 외부 디바이스들과 통신할 수 있다. 도 14에 도시된 실시예에서, 각각이 특별한 무선 통신 프로토콜을 위해 구성된 무선 장치(radio)에 대응할 수 있는 다양한 무선 모듈들이 존재한다. 근접 장(near field)과 같은 근거리에서의 무선 통신을 위한 하나의 방식은, 일 실시예에서, SMBus를 통해 프로세서(1410)와 통신할 수 있는 NFC 유닛(1445)을 통해서일 수 있다. 이 NFC 유닛(1445)을 통해, 서로 매우 근접한 디바이스들이 통신할 수 있다는 점에 유의한다.
도 14에서 추가로 알 수 있는 바와 같이, 추가적인 무선 유닛들이 WLAN 유닛(1450) 및 블루투스 유닛(1452)을 포함하는 다른 근거리 무선 엔진들을 포함할 수 있다. WLAN 유닛(1450)을 사용하여, Wi-Fi™ 통신이 실현될 수 있는 한편, 블루투스 유닛(1452)을 통해, 근거리 블루투스™ 통신이 발생할 수 있다. 이러한 유닛들은 주어진 링크를 통해 프로세서(1410)와 통신할 수 있다.
또한, 예를 들어, 셀룰러 또는 기타의 무선 광역 프로토콜에 따른 무선 광역 통신은, 다음으로 SIM(subscriber identity module)(1457)에 결합될 수 있는 WWAN 유닛(1456)을 통해 발생할 수 있다. 또한, 로케이션 정보의 수신과 이용을 가능케 하기 위해, GPS 모듈(1455)이 또한 존재할 수 있다. 도 14에 도시된 실시예에서, WWAN 유닛(1456) 및 카메라 모듈(1454)과 같은 통합된 캡처 디바이스가 주어진 링크를 통해 통신할 수 있다는 점에 유의한다.
통합된 카메라 모듈(1454)이 리드(lid)에 통합될 수 있다. 오디오 입력 및 출력을 제공하기 위해, HDA(high definition audio) 링크를 통해 프로세서(1410)에 결합될 수 있는 DSP(digital signal processor)(1460)를 통해 오디오 프로세서가 구현될 수 있다. 유사하게, DSP(1460)는 통합된 CODEC(coder/decoder) 및 증폭기(1462)와 통신할 수 있는데, 이것들은 섀시 내에 구현될 수 있는 출력 스피커들(1463)에 다음으로 결합될 수 있다. 유사하게, 증폭기 및 CODEC(1462)는, 실시예에서 시스템 내의 다양한 동작들의 음성 활성화 제어를 가능케 하기 위해 고품질 오디오 입력들을 제공하는 (디지털 마이크로폰 어레이와 같은) 이중 어레이 마이크로폰을 통해 구현될 수 있는 마이크로폰(1465)으로부터 오디오 입력들을 수신하도록 결합될 수 있다. 오디오 출력들은 증폭기/CODEC(1462)으로부터 헤드폰 잭(1464)으로 제공될 수 있다는 점에 또한 유의한다. 도 14의 실시예에서 이러한 특정 컴포넌트들로 도시되었지만, 본 발명의 범위는 이와 관련하여 제한되지 않는다는 점을 이해해야 한다.
실시예들이 많은 상이한 시스템 타입들에서 구현될 수 있다. 이제 도 15를 참조하면, 본 발명의 실시예에 따른 시스템의 블록도가 도시되어 있다. 도 15에 도시된 바와 같이, 멀티프로세서 시스템(1500)은 포인트-투-포인트 인터커넥트 시스템이고, 포인트-투-포인트 인터커넥트(1550)를 통해 결합되는 제1 프로세서(1570) 및 제2 프로세서(1580)를 포함한다. 도 15에 도시된 바와 같이, 프로세서들(1570 및 1580) 각각은 제1 및 제2 프로세서 코어들(즉, 프로세서 코어들(1574a 및 1574b) 및 프로세서 코어들(1584a 및 1584b))을 포함하는 멀티코어 프로세서일 수 있으나, 잠재적으로 더 많은 코어들이 프로세서들에 존재할 수 있다. 프로세서들 각각은, 프로세서 기반 전력 관리를 수행하고, 그리고 본 명세서에 설명된 바와 같이, 동작 전압에 적어도 부분적으로 기초하여, 레이턴시들을 제어하기 위해 파이프 스테이지들의 포함 및 제거를 통해 인터커넥트 라우팅을 동적으로 제어하기 위한 PCU(1575, 1585)를 포함할 수 있다.
도 15를 여전히 참조하면, 제1 프로세서(1570)는 MCH(memory controller hub)(1572) 및 P-P(point-to-point) 인터페이스들(1576, 1578)을 추가로 포함한다. 유사하게, 제2 프로세서(1580)는 MCH(1582) 및 P-P 인터페이스들(1586 및 1588)을 포함한다. 도 15에 도시된 바와 같이, MCH들(1572, 1582)은 프로세서들을 각자의 메모리들, 즉, 메모리(1532) 및 메모리(1534)에 결합하는데, 이 메모리들은 각자의 프로세서들에 국소적으로 소속되는 시스템 메모리(예를 들어, DRAM)의 부분들일 수 있다. 제1 프로세서(1570) 및 제2 프로세서(1580)는 P-P 인터커넥트들(1562, 1564)을 통해 제각기 칩세트(1590)에 결합될 수 있다. 도 15에 도시된 바와 같이, 칩셋(1590)은 P-P 인터페이스들(1594 및 1598)을 포함한다.
게다가, 칩셋(1590)은 인터페이스(1592)를 포함하여 P-P 인터커넥트(1539)에 의해 고성능 그래픽 엔진(1538)과 칩셋(1590)을 결합한다. 다음으로, 칩셋(1590)은 인터페이스(1596)를 통해 제1 버스(1516)에 결합될 수 있다. 도 15에 도시된 바와 같이, 다양한 I/O 디바이스들(1514)이, 제1 버스(1516)를 제2 버스(1520)에 결합하는 버스 브리지(1518)와 함께, 제1 버스(1516)에 결합될 수 있다. 예를 들어, 일 실시예에서 키보드/마우스(1522), 통신 디바이스들(1526), 및 코드(1530)를 포함할 수 있는 디스크 드라이브 또는 다른 대용량 저장 디바이스와 같은 데이터 스토리지 유닛(1528)을 포함하는 다양한 디바이스들이 제2 버스(1520)에 결합될 수 있다. 또한, 오디오 I/O(1524)가 제2 버스(1520)에 결합될 수 있다. 실시예들은 스마트 셀룰러 전화, 태블릿 컴퓨터, 넷북, 울트라북™ 등과 같은 모바일 디바이스들을 포함하는 다른 타입들의 시스템들에 통합될 수 있다.
도 16은 실시예에 따른 동작들을 수행하도록 집적 회로를 제조하기 위해 사용될 수 있는 IP 코어 개발 시스템(1600)을 예시하는 블록도이다. IP 코어 개발 시스템(1600)은 더 큰 설계에 통합될 수 있거나 또는 전체 집적 회로(예를 들어, SoC 집적 회로)를 구축하기 위해 사용될 수 있는 모듈형의 재사용가능한 설계들을 생성하기 위해 사용될 수 있다. 설계 설비(1630)는 고급 프로그래밍 언어(예를 들어, C/C++)로 IP 코어 설계의 소프트웨어 시뮬레이션(1610)을 생성할 수 있다. 소프트웨어 시뮬레이션(1610)은 IP 코어의 거동을 설계, 테스트, 및 검증하기 위해 사용될 수 있다. 그 후 RTL(register transfer level) 설계는 시뮬레이션 모델로부터 생성되거나 합성될 수 있다. RTL 설계(1615)는, 모델링된 디지털 신호들을 사용하여 수행되는 연관된 로직을 포함하여, 하드웨어 레지스터들 사이의 디지털 신호들의 흐름을 모델링하는 집적 회로 거동의 추상화이다. RTL 설계(1615)에 부가하여, 로직 레벨 또는 트랜지스터 레벨에서의 하위 레벨 설계들이 또한 생성, 설계, 또는 합성될 수 있다. 따라서, 초기 설계 및 시뮬레이션의 특정 세부 사항은 변할 수 있다.
RTL 설계(1615) 또는 등가물은 설계 설비에 의해, HDL(hardware description language), 또는 물리적 설계 데이터의 어떤 다른 표현으로 되어 있을 수 있는 하드웨어 모델(1620)에 더 합성될 수 있다. HDL은 IP 코어 설계를 검증하기 위해 추가로 시뮬레이트되거나 테스트될 수 있다. IP 코어 설계는 비휘발성 메모리(1640)(예컨대, 하드 디스크, 플래시 메모리, 또는 임의의 비휘발성 스토리지 매체)를 사용하여 제3자 제조 설비(1665)에 전달하기 위해 저장될 수 있다. 대안적으로, IP 코어 설계는 유선 접속(1650) 또는 무선 접속(1660)을 통해 (예컨대, 인터넷을 통해) 송신될 수 있다. 이후 제조 설비(1665)는 IP 코어 설계에 적어도 부분적으로 기초하는 집적 회로를 제조할 수 있다. 제조된 집적 회로는 본 명세서에 설명된 적어도 하나의 실시예에 따른 동작들을 수행하도록 구성될 수 있다.
이제 도 17을 참조하면, 본 발명의 실시예에 따른 제어 가능한 파이프 스테이지 회로의 블록도가 도시된다. 도 17에 도시된 바와 같이, 파이프 스테이지 회로(1700)는 메시 인터커넥트와 같은 인터커넥트 내의 다양한 위치들에서 구현될 수 있다. 파이프 스테이지 회로(1700)에 의해, 인터커넥트 경로의 길이의 동적 제어가 가능하게 된다. 이러한 방식으로, 메시 스톱들 또는 인터커넥트에 대한 다른 인터커넥트들 사이의 통신의 동적 사이클 제어가 실현될 수 있다.
더 구체적으로, 도 17에 도시된 바와 같이, 파이프 스테이지 회로(1700)는 신호가 그를 따라 통신되는 입력 신호 라인(1705)을 포함한다. 알 수 있는 바와 같이, 신호는 파이프 스테이지(1710)에 제공된다. 일 실시예에서, 파이프 스테이지(1710)는 래치 회로, 예를 들어, D형 래치로서 구현될 수 있다. 다른 경우들에서, 플립플롭들 또는 다른 순차 회로들과 같은 다른 파이프 스테이지들이 파이프 스테이지 컴포넌트들로서 사용될 수 있다. 실시예에서, 파이프 스테이지(1710)는, 파이프 스테이지(1710)의 입력에서 수신된 입력 신호가 패브릭 클록의 주어진 사이클에서 제1 출력 신호 라인(1715)을 통해 파이프 스테이지(1710)의 출력으로부터 출력되도록, 단일 사이클 레이턴시를 제공할 수 있다.
예시된 바와 같이, 출력 신호 라인(1715)은 실시예에서 멀티플렉서로서 구현될 수 있는 선택 회로(1720)의 제1 입력에 결합된다. 추가로 예시된 바와 같이, 입력 신호 라인(1705)으로부터 직접 수신된 신호는 바이패스 경로(1730)를 통해 선택 회로(1720)의 또다른 입력에 제공된다.
동적 제어에 기초하여, 예를 들어, 전력 제어기로부터 수신된 제어 신호의 제어 하에, 선택 회로(1720)는, (바이패스 경로(1730)를 이용하여 달성되는) 단일 사이클 레이턴시 또는 (파이프 스테이지(1710)를 통해 제공된 신호를 이용하여 달성되는) 다중 사이클 레이턴시 중 어느 하나로, 제2 출력 신호 라인(1725)을 통해 인커밍(incoming) 신호를 출력할 수 있다. 도 17의 실시예에서 이러한 하이 레벨로 도시되어 있지만, 많은 변형들 및 대안들이 가능하다는 것을 이해해야 한다.
이제 도 18을 참조하면, 실시예에 따른 인터커넥트 상의 사이클 레이턴시의 동적 제어를 예시하는 블록도가 도시된다. 도 18의 좌측에 도시된 바와 같이, 프로세서(1800)는 인터커넥트(1810)를 포함한다. 예시의 용이함을 위해 링 인터커넥트가 도시되지만, 실시예들은 메시 인터커넥트들, 토러스(torus) 또는 다른 2D 또는 3D 인터커넥트 구조체들, 또는 다른 연결 패브릭들을 포함하여 많은 다른 타입들의 인터커넥트 구조체들에 적용가능하다는 것을 이해해야 한다.
도 18의 좌측을 참조하면, 인터커넥트(1810)는 복수의 코어(18201-18206)에 결합된다. 예시의 편의를 위해 6개의 대표적인 코어가 도시되어 있지만, 다른 실시예들에서는 더 많거나 더 적은 코어들이 존재할 수 있다. 게다가, 보다 일반적으로, 인터커넥트(1810)가 코어들, 그래픽 프로세서들, 입력/출력 디바이스들, 다른 주변기기 디바이스들 등을 비롯한 각종의 상이한 타입의 처리 회로들에 결합된다는 것을 이해해야 한다. 그리고 많은 경우에, 인터커넥트(1810)는 인터커넥트(1810)를 따라 통신의 진입(ingress) 및 진출(egress)을 가능하게 하는 회로를 포함하는 소위 메시 스톱들을 통해 그러한 컴포넌트들에 결합될 수 있다. 더 일반적으로, 각각의 코어(1820)는 주어진 메시 스톱에 대한 인터커넥트(1810)의 인터커넥션을 예시한다.
도 18의 좌측에 더 도시된 바와 같이, 인터커넥트(1810)는 복수의 추가적인 파이프 스테이지(18251-18254)를 포함한다. 도시된 바와 같이, 각각의 파이프 스테이지(1825)는 대응하는 코어들(1820) 사이에 구성될 수 있다(그리고 따라서 보다 상세하게는 인터커넥트(1810)를 따라 개별 메시 스톱들 사이에 위치될 수 있다). 실시예에서, 각각의 파이프 스테이지(1825)는 일반적으로 도 17의 파이프 스테이지 회로(1700)의 형태를 취할 수 있다(따라서, 파이프 스테이지 컴포넌트, 바이패스 경로, 멀티플렉서 또는 다른 선택 회로, 및 제어 입력을 포함할 수 있다). 따라서, 도 18의 좌측의 프로세서(1800)는 파이프 스테이지들(1825)이 메시 스톱들 사이의 멀티-사이클 레이턴시를 제공하도록 인에이블되는 동적 동작의 순간을 예시한다. 이와 같이, 이 상태에서의 동작 동안, 인터커넥트(1810)를 따른 통신 레이턴시는 (파이프 스테이지들이 비활성인 상황과 비교하여) 파이프 스테이지들에서의 초래된 지연들의 결과로서 증가할 수 있다. 그러나, 인터커넥트(1810)는 이러한 사례에서 더 낮은 전압 레벨에서 동작할 수 있다는 점을 이해해야 한다. 이러한 방식으로, 더 큰 전압 헤드룸(voltage headroom)(따라서 전력 헤드룸)이 존재할 수 있고, 프로세서(1800)의 추가 리소스들에 동적으로 유연하게 제공될 수 있다. 예를 들어, 하나 이상의 코어(1820)는 더 높은 전압들(및 주파수들)에서 동작하도록 제어되어, (예를 들어, 사이클당 명령어들의 관점에서) 개선된 성능을 허용할 수 있다. 활성 파이프 스테이지(1825)에 의한 이 동작은, 예컨대, 인터커넥트(1810)상에서 최소한의 트래픽으로 발생하는 비교적 높은 계산 작업 부하가 있을 때, 작업 부하의 분석에 적어도 부분적으로 기초하여 진행될 수 있다.
또한 도 18의 좌측을 참조하면, 버퍼(1830)가 인터커넥트(1810)에 결합된다. 버퍼(1830)는 성능 상태 천이들 동안, 즉 동적 전압/주파수 변경이 인터커넥트(1810)에 대해 이루어질 때, 인터커넥트(1810)를 따라 트래버스하는 메시지들을 저장하는 복수의 개별 버퍼 요소를 포함하는 큐로서 구현될 수 있는 드레인/리플레이(drain/replay) 버퍼이다. 실시예에서, 버퍼(1830)는 메시 스톱들의 수에 의존할 수 있으며, 일 예로서 메시 스톱들과 동일한 수의 개별 버퍼들을 포함할 수 있다. 예를 들어, 수직 링 상에 20개의 메시 스톱이 존재하는 경우, 20개의 버퍼 깊이가 존재할 수 있다. 버퍼(1830)는 성능 상태 천이의 포인트에서 인터커넥트(1810)에 남아 있는 메시지들 또는 다른 패킷들과 같은 통신들을 수신하고 저장하기 위해 선입 선출(FIFO) 구조로서 구현될 수 있으며, 그 상세 사항들이 아래에 더 설명된다. 이러한 방식으로, 버퍼(1830)는 이러한 성능 상태 변경들이 인터커넥트(1810)로부터 그 통신들을 드레인(drain)하지 않는 방식으로 발생할 수 있게 하여, 드레인 없는 성능 상태 변경의 천이 레이턴시를 유지함으로써, 성능 상태 천이 자체의 레이턴시, 및 통신이 다운되는 시간을 감소시킨다.
여전히 도 18을 참조하면, 우측에, 프로세서(1800')가 예시되어 있다. 보다 구체적으로는, 프로세서(1800')는 프로세서(1800)와 동일한 프로세서이지만, 메시 스톱들 사이에 결합된 부가의 파이프 스테이지들이 (예컨대, 이러한 파이프 스테이지 회로들의 멀티플렉서들에 대한 적절한 제어 신호들에 의해) 인에이블되지 않은 상이한 순간에 예시되어 있다. 이와 같이, 인터커넥트(1810)는 코어들(18201-18206)에만 결합되는 것으로 도시된다. 동작 동안의 이 시점에서, 인터커넥트(1810)는 단일 사이클 레이턴시로 동작할 수 있다. 인터커넥트(1810)는 메시 스톱들 사이에 적응된 파이프 스테이지 회로들을 동적으로 제거(예를 들어, 바이패싱)함을 통해 이러한 단일 사이클 레이턴시의 실현을 가능하게 하기 위해 더 높은 전압 레벨들에서 동작할 수 있다. 도 18의 실시예에서 이러한 하이 레벨로 도시되어 있지만, 많은 변형들 및 대안들이 가능하다는 것을 이해해야 한다.
이제, 도 19a 및 도 19b를 참조하면, 본 발명의 실시예에 따른 방법의 흐름도가 도시되어 있다. 더 구체적으로, 도 19a 및 도 19b에 예시된 방법 1900은 본 명세서에 설명된 바와 같이 감소된 레이턴시로 패브릭 구조에 대한 동적 성능 상태 변경을 수행하기 위한 방법이다. 따라서, 방법 1900은, 하드웨어 회로, 펌웨어, 소프트웨어 및/또는 이들의 조합으로서 구현될 수 있는, 메시 제어기 또는 기타의 인터커넥트 제어기와 같은 제어 회로를 이용하여 수행될 수 있다.
예시된 바와 같이, 방법 1900은 전력 제어기로부터 파이프 드레인 신호를 수신함으로써 시작된다(블록 1910). 이 파이프 드레인 신호는 패브릭에 대한 성능 상태 변경이 발생할 것이라는 (및/또는 파이프 스테이지 삽입 또는 제거 프로세스가 발생할 것이라는) 결정에 응답하여 인터커넥트에서 수신될 수 있다. 이 파이프 드레인 신호에 응답하여, 블록 1920에서 인터커넥트로의 새로운 메시지들의 주입이 차단될 수 있다. 이를 위해, 인터커넥트 제어기는 블록 신호를 메시 스톱들에 전달하여 패브릭으로의 새로운 메시지들의 이들의 주입을 방지할 수 있다.
그 후에, 패브릭은 패브릭으로부터 메시지들을 드레인하려고 시도하기 위해 현재 주파수에서 계속 동작할 수 있다. 이를 위해, 인터커넥트 내의 계류 메시지들은 패브릭을 통해 트래버스(traverse)할 수 있으며, 따라서 이들은 (이들 크레디트 메시지들을 수용하기에 충분한 크레디트들이 그러한 메시 스톱들 내에 존재한다고 가정할 때) 목적지 메시 스톱들 내로 싱크(sink)될 수 있다. 링 인터커넥트의 경우, 메시는 복수의 회전, 예를 들어, 2 회전 동안 현재 클록 주파수에 따라 계속 동작할 수 있다. 따라서, 이러한 경우, 링 인터커넥트에 대한 패브릭의 이러한 제1 트래버스는 링 상의 완전한 회전일 수 있다(블록 1930). 여전히 도 19a를 참조하면, 패브릭의 제2 트래버스에서, 하나 이상의 데드락 방지 슬롯(anti-deadlock slot)이 클리어될 수 있다(블록 1940). 그러한 슬롯들은 그렇지 않았더라면 패브릭의 일부 메시 스톱 또는 다른 부분에서 데드락을 야기했을 메시지들을 (메시지들의 순방향 진행에 의해) 전송한다.
여전히 도 19a를 참조하면, 다음으로 블록 1950에서, 모든 바운스 트래픽(즉, 인터커넥트에서 여전히 계류 중인 메시지들)이 드레인-리플레이 큐로 드레인될 수 있다. 이러한 배열로, 성능 상태 변경을 수행하기 이전에 패브릭으로부터 메시지들의 드레인이 존재하지 않아서, 성능 상태 변경에 진입하기 이전의 시간의 레이턴시를 개선한다는 점에 유의한다.
이 시점에서, 임의의 잔여 트래픽이 이 큐로 드레인되었을 때, 성능 상태 변경이 수행될 수 있다(블록 1960). 이를 위해, 패브릭의 동작 전압 및 주파수 중 하나 이상이 업데이트될 수 있다. 파이프 스테이지들의 증가를 위해, 이 성능 상태 변경은 적어도 패브릭의 전압을 감소시키는 것일 수 있다. 그리고 이러한 파이프 스테이지들을 제거하는 경우에, 성능 상태 변경은 적어도 전압 증가를 야기하는 것일 수 있다.
어떤 이벤트이든 간에, 이제 도 19b를 참조하면, 이 성능 상태 변경이 실행된 후에, 메시 스톱들로부터 패브릭 내로의 새로운 메시지들의 주입은 예를 들어, 미리 결정된 수의 클록 사이클 동안 차단될 수 있다(블록 1970). 다음으로, 블록 1980에서, 하나 이상의 데드락 방지 슬롯이 업데이트된 패브릭 구성을 위해 클리어되고 재초기화될 수 있다. 예를 들어, 파이프 스테이지들이 패브릭 내에 추가될 때, 하나 이상의 추가적인 데드락 방지 슬롯이 제공될 수 있고, 유사하게 파이프 스테이지들이 패브릭으로부터 제거될 때, 하나 이상의 데드락 방지 슬롯이 제거될 수 있다.
다음으로, 블록 1990에서, 바운스 트래픽이 비-데드락 방지 슬롯들 내에 주입될 수 있다. 이러한 바운스 트래픽은 드레인-리플레이 큐로부터 추출되고 인터커넥트 상에 삽입되어 이러한 메시지들이 그들의 목적지들과 연관된 메시 스톱들 내로 드레인되는 것을 허용할 수 있다. 마지막으로, 블록 1995에서, 패브릭 내로의 새로운 메시지들의 주입이 차단 해제될 수 있다. 따라서, 이 시점에서, 메시 스톱들은 패브릭 상으로 새로운 메시지들 또는 다른 패킷들을 자유롭게 주입한다. 도 19a 및 도 19b에서와 같은 실시예에서, 패브릭의 전압 및/또는 주파수에 관한 성능 상태 변경들이 감소된 레이턴시로 수행되어, 성능을 개선할 수 있다는 것을 이해해야 한다. 더욱이, 드레인-리플레이 큐의 존재가 주어지면, 이러한 성능 상태 변경 이전에 패브릭으로부터 메시지들을 완전히 드레인할 필요성이 회피되므로, 복잡성이 또한 감소될 수 있다. 따라서, 방법 1900에 의해, 패브릭은 모든 크레디트 메시지가 드레인되고, 바운스 메시지들은 드레인-리플레이 큐 성능전 상태 천이에 저장된다. 성능후 상태 천이에서, 바운스 메시지들은 드레인-리플레이 큐로부터 패브릭으로 리플레이된다. 도 19a 및 도 19b의 실시예에서 이러한 하이 레벨로 도시되지만, 많은 변형들 및 대안들이 가능하다는 것을 이해해야 한다.
이제 도 20을 참조하면, 본 발명의 또 다른 실시예에 따른 방법의 흐름도가 도시되어 있다. 더 구체적으로, 방법 2000은 인터커넥트의 파이프 스테이지 구조에 대한 동적 변경이 적절한 때를 결정하기 위한 방법이다. 실시예에서, 방법 2000은 PCU와 같은 전력 제어기에 의해 수행될 수 있다. 이와 같이, 방법 2000은 하드웨어 회로, 펌웨어, 소프트웨어, 및/또는 이들의 조합들에 의해 수행될 수 있다.
예시된 바와 같이, 방법 2000은 인터커넥트의 동작 전압이 제1 임계값 미만인지를 결정함으로써 시작한다(마름모꼴 2010). 실시예에서, 이 제1 임계값은 비교적 낮은 동작 전압에 대응할 수 있으며, 따라서 인터커넥트는 낮은 성능 레벨에서 동작하고 있다. 이러한 상황에서, 인터커넥트는 통신 경로에 파이프 스테이지 컴포넌트들을 포함시킴으로써 증가된 레이턴시로 동작할 수 있다. 이를 위해, 제어는 인터커넥트의 파이프 스테이지 회로들이 인에이블되어 파이프 스테이지 컴포넌트들을 통신 경로에 삽입할 수 있는 블록 2020으로 넘어간다. 보다 구체적으로는, 예컨대, 도 17 및 도 18과 관련하여 앞서 논의된 바와 같이, 전력 제어기는 제어 신호를 파이프 스테이지 회로들의 멀티플렉서들 또는 다른 선택 회로로 전송하여, 이들로 하여금 메시 스톱들 또는 다른 인터커넥트 연결 지점들 사이의 멀티-사이클 레이턴시로 동작하게 야기할 수 있다. 인터커넥트가 멀티-사이클 레이턴시로 동작할 수 있는 감소된 전압 레벨들에 의해 추가적인 전압 헤드룸이 존재할 수 있고 또한 이러한 헤드룸을 이용할 수 있는 코어들 또는 다른 처리 유닛들과 같은 프로세서의 다른 리소스들에 전력 제어기에 의해 분배될 수 있다는 점에 유의한다.
도 20을 여전히 참조하면, 대신에 인터커넥트 전압이 이 제1 임계 레벨을 초과하는 것으로 결정되는 경우, 제어는 마름모꼴(2030)로 넘겨져서, 전압이 제2 임계 레벨보다 낮은지를 결정한다. 만일 그렇다면, 제어는 선택적인 마름모꼴(2040)로 넘겨져서 코어 작업부하가 주어진 작업부하 임계값을 초과하는지를 결정할 수 있다. 유의할 점은, 이 선택적인 결정에 의해, 멀티-사이클 동작 또는 단일 사이클 동작을 위해 인터커넥트를 제어할지에 대해 유연한 결정이 행해질 수 있다는 것이다. 코어 액티비티가 작업부하 임계값보다 작은 상황들에서, 아마도 인터커넥트 내에 파이프 스테이지 컴포넌트들을 포함시키기 위해 초래되는 추가적인 레이턴시는 관심 사항이 아니며, 따라서 제어는 블록(2020)으로 넘겨지고, 여기서 인터커넥트는 이들 파이프 스테이지 컴포넌트들을 삽입하도록 제어될 수 있어서, 위에서 설명된 바와 같이 인터커넥트의 감소된 동작 전압을 가능하게 한다.
그렇지 않고, 마름모꼴(2040)에서 작업부하가 주어진 작업부하 임계값을 초과한다고 결정되는 경우(또는 이 결정이 발생하지 않는 상황들에서), 제어는 블록(2050)으로 넘겨지고, 여기서 파이프 스테이지 회로들이 파이프 스테이지 컴포넌트들을 제거하도록 제어될 수 있다. 이와 같이, 전력 제어기는 제어 신호들을 멀티플렉서들 또는 다른 선택 회로들에 전송하여, 이들로 하여금 하나 이상의 파이프 스테이지 컴포넌트를 통해 수신된 신호들이 아니라, 바이패스 경로들을 통해 수신된 신호들을 전달하게 야기할 수 있다.
도 20을 더 참조하면, 인터커넥트 전압이 이 제2 임계 레벨을 초과하는 것으로 결정되는 경우, 제어는 마름모꼴(2060)로 넘겨져서 전압이 이러한 더 높은 제3 임계값보다 낮은지를 결정한다. 만일 그렇다면, 제어는, 인터커넥트 상의 레이턴시를 감소시키기 위해, 파이프 스테이지 컴포넌트들이 제거되도록 인터커넥트가 제어되는, 앞서 논의된 블록 2050으로 넘겨진다.
여전히 도 20을 참조하면, 대신에 인터커넥트 전압이 이 제3 임계값을 초과한다고 결정되는 경우, 제어는 블록(2070)으로 넘겨지고, 여기서 파이프 스테이지 컴포넌트들이 인터커넥트에 삽입되도록 인터커넥트부가 제어될 수 있다. 이러한 방식으로, 인터커넥트는 멀티-사이클 레이턴시로 동작할 수 있다. 그러나, 그러한 동작은 단일 사이클 레이턴시로 동작하려고 시도하는 경우에 동작했을 것보다 낮은 전압 레벨에 있다. 도 20의 실시예에서는 이러한 하이 레벨로 도시되지만, 많은 변형들 및 대안들이 가능하다는 것을 이해해야 한다. 예를 들어, 다른 실시예들에서, 더 많거나 더 적은 임계값들 및 결정들이 있을 수 있다.
실시예에서, 하이 레벨에서, F/V 곡선들 상에 2개의 천이 타입이 있을 수 있다: 파이프 스테이지들이 이들 구역들 내에서 정적으로 유지되고 이들 구역들에 걸쳐 변경되는 정적 구역들; 및 파이프 스테이지들이 이 구역 내에서 (성능 상태 천이 프로세스에 걸쳐) 변경될 수 있는 적어도 하나의 동적 구역.
이제 도 21을 참조하면, 인터커넥트의 인터커넥트 회로에 대한 주파수-전압 곡선들의 그래프 도해가 도시된다. 도시된 바와 같이, 제1 곡선(2110)은 통신 패브릭에 대한 곡선인 한편, 곡선(2120)은 인터커넥트의 메시 스톱들 및 다른 처리 회로에 대한 곡선이다. 도시된 바와 같이, 곡선들은 4개의 동작 구역으로 분할된다. 대부분의 전압 포인트들에 걸쳐, IP 로직은 더 낮은 전압에서 동일한 동작 주파수를 달성할 수 있다. SCF IP와 같은 고도의 멀티-인스턴스 IP의 경우, 동일한 주파수에서의 이러한 전압 감소는 상당한 전력 감소를 실현할 수 있고, 이는 성능 개선으로 이어진다.
도 21에 추가로 예시된 바와 같이, 전력 관리(PM) 제어 관점으로부터의 동작은 이들 F/V 곡선들을 다중의 구역(이 경우 4개가 도시됨)으로 분할함으로써 도시된다. 이 구역화는, 상이한 작업부하들에 대해, SCF IP의 F/V 동작 범위를 정렬시킨다. 다중의 임계값 Z1-Z4가 존재하며, 이들 각각은 도 20과 관련하여 전술한 결정들이 이루어지는 임계 전압들 중 상이한 것에 대응할 수 있다. 낮은 전압 동작(Z1)에 대해, 작업부하 성능은 메시 레이턴시에 민감하지 않고, 따라서 전압을 낮추고 코어 도메인에 전력을 전송하기 위해 파이프 스테이지가 패브릭 상에 추가될 수 있다. 낮은 메시 전압 모드, 예를 들어, 도 21의 구역 Z1에서 동작할 때, 메시 레이턴시는 성능에 영향을 미치지 않고, 전력 절감은 (예를 들어, 코어 바운드 작업부하에 대해) 성능을 개선할 수 있다.
동적 및 누설 전력 둘 모두는 전압 감소에 따라 감소한다. 전압의 함수로서의 회로의 동적 및 누설 전력은 다음과 같다: 동적 전력 = CV2F(V:전압, F:주파수, C:커패시턴스); 및 누설 전력 =IiV, 여기서 Ii는 전압(V)의 함수이고, Ii는 서브-임계 누설이다. 고전압 동작(Z4)에 대해, 작업부하가 낮은 레이턴시를 위해 메시 주파수에 민감하고 전압을 증가시키기 위한 전력 헤드룸이 있는 경우, 더 높은 주파수의 동작이 가능해진다. 따라서, 임계값 Z4 위의 이 시나리오에서, 동작은 메시 상의 최소 파이프 스테이지들에 의한 것이다.
실시예들은 레이턴시에 대해 타협하지 않고서 더 나은 전력 및 더 나은 메시 패브릭 대역폭 프로파일을 전달할 수 있다. 그러한 장점들은 메시 패브릭 자체가 SCF 도메인 전력의 작은 부분일 수 있기 때문에 (패브릭 데이터 경로 순차들이 전체 SCF 도메인 순차/게이트 카운트/면적의 극히 작은 부분일 수 있기 때문에) 실현될 수 있다. 따라서, 종래와 같이 패브릭 필요에 대해 전체 SCF 도메인 전압을 앵커링(anchoring)하는 것은 최적이 아니다. 실시예들은 이러한 의존성을 제거하고, 더 높은 전압에서 전력을 절약한다. 또한, 패브릭이 (코어 도메인들과 비교하여) RC 지배적이기 때문에, 패브릭은 아래에 설명되는 바와 같이 더 높은 주파수 동작을 위해 SCF IP와 비교하여 더 높은 전압들에서 동작할 수 있다. 높은 전압에서, 선택 회로는 파이프 스테이지 컴포넌트를 삽입하여 패브릭을 타이밍이 중요하지 않게 만들 수 있다. 물론, 전압 주파수 곡선들 및 임계값들 둘 모두에 대한 이러한 대표값들은 단지 예시적이며, 다른 실시예들에서는 많은 상이한 값들이 가능하다.
아래의 예들은 추가 실시예들과 관련된다.
일 예에서, 장치는 각각이 명령어들을 실행하는 복수의 처리 회로; 및 복수의 처리 회로를 결합하는 인터커넥트를 포함한다. 인터커넥트는 복수의 처리 회로 중 제1 처리 회로와 복수의 처리 회로 중 제2 처리 회로 사이에 결합된 파이프 스테이지 회로를 포함한다. 파이프 스테이지 회로는: 인터커넥트를 통해 신호를 수신하는 제1 입력 및 신호를 출력하는 제1 출력을 갖는 파이프 스테이지 컴포넌트; 및 파이프 스테이지 컴포넌트의 제1 출력으로부터 신호를 수신하는 제1 입력 및 바이패스 경로를 통해 신호를 수신하는 제2 입력을 갖는 선택 회로 - 선택 회로는, 제어 신호에 기초하여, 파이프 스테이지 컴포넌트의 제1 출력으로부터 수신된 신호 또는 바이패스 경로를 통해 수신된 신호를 출력하도록 동적으로 제어가능함 - 를 포함한다.
일 예에서, 선택 회로는 바이패스 경로를 통해 수신된 신호에 관해 지연된 신호를 파이프 스테이지 컴포넌트로부터 수신한다.
일 예에서, 인터커넥트는: 복수의 메시 스톱을 갖는 메시 인터커넥트; 복수의 메시 스톱 중 적어도 일부 사이에 개재된 복수의 파이프 스테이지 회로를 포함한다.
일 예에서, 복수의 파이프 스테이지 회로는 메시 인터커넥트의 수직 부분에 결합된 복수의 메시 스톱 중 적어도 일부 사이에 개재되고, 메시 인터커넥트의 수평 부분에 결합된 복수의 메시 스톱 중 일부는 파이프 스테이지 회로들의 개재 없이 서로 결합된다.
일 예에서, 장치는 인터커넥트의 동작 전압에 적어도 부분적으로 기초하여 선택 회로에 제어 신호를 제공하는 전력 제어기를 더 포함한다.
일 예에서, 전력 제어기는, 인터커넥트의 동작 전압이 임계 레벨 미만일 때 선택 회로로 하여금 파이프 스테이지 컴포넌트로부터 수신된 신호를 출력하게 야기하는 제어 신호를 제공한다.
일 예에서, 전력 제어기는 선택 회로로 하여금 복수의 처리 회로 중 적어도 하나의 것의 작업 부하에 더 기초하여 파이프 스테이지 컴포넌트로부터 수신된 신호를 출력하게 야기하는 제어 신호를 제공한다.
일 예에서, 장치는: 인터커넥트 제어기; 및 인터커넥트에 결합된 큐를 포함하고, 인터커넥트 제어기는 인터커넥트 상에 계류 중인 하나 이상의 메시지가 인터커넥트에 대한 성능 상태 변경 이전에 큐에 저장되게 야기한다.
일 예에서, 성능 상태 변경 이후, 인터커넥트 제어기는 복수의 처리 회로가 인터커넥트에 새로운 메시지들을 주입할 수 있게 하기 이전에 큐로 하여금 하나 이상의 메시지를 인터커넥트에 출력하게 야기한다.
일 예에서, 파이프 스테이지 컴포넌트는 인터커넥트의 동작 전압이 임계 레벨을 초과할 때 인터커넥트의 통신 경로 내로 동적으로 삽입되고, 파이프 스테이지 컴포넌트는 순차 회로를 포함한다.
또 다른 예에서, 방법은: 프로세서의 인터커넥트의 제어기에서, 프로세서의 전력 제어기로부터 파이프 드레인 신호를 수신하는 단계; 파이프 드레인 신호에 응답하여, 인터커넥트 상의 하나 이상의 계류 중인 메시지가 인터커넥트에 결합된 큐에 저장되게 야기하는 단계; 성능 상태 변경이 인터커넥트에 대해 발생하게 야기하는 단계; 및 그 후 하나 이상의 계류 메시지가 큐로부터 드레인되어 인터커넥트 상으로 주입되게 야기하는 단계를 포함한다.
일 예에서, 방법은: 성능 상태 변경 이전에, 단일 사이클 구성으로 동작하도록 하나 이상의 파이프 스테이지 회로를 제어하는 단계; 및 성능 상태 변경 후에, 멀티-사이클 구성에서 동작하도록 하나 이상의 파이프 스테이지 회로를 제어하는 단계를 추가로 포함한다.
일 예에서, 방법은: 인터커넥트의 동작 전압이 임계 레벨을 초과할 때 단일 사이클 구성으로 동작하도록 하나 이상의 파이프 스테이지 회로를 제어하는 단계; 및 인터커넥트의 동작 전압이 임계 레벨 미만일 때 멀티-사이클 구성으로 동작하도록 하나 이상의 파이프 스테이지 회로를 제어하는 단계를 추가로 포함한다.
일 예에서, 방법은 하나 이상의 계류 메시지의 인터커넥트를 드레인하지 않고서 인터커넥트에 대한 성능 상태 변경을 수행하는 단계를 추가로 포함한다.
일 예에서, 방법은: 파이프 드레인 신호에 응답하여, 인터커넥트에 결합된 하나 이상의 에이전트가 인터커넥트 상으로 메시지들을 주입하는 것을 방지하는 단계; 및 하나 이상의 메시지가 큐로부터 드레인된 후에 하나 이상의 에이전트가 인터커넥트 상으로 메시지들을 주입할 수 있게 하는 단계를 추가로 포함한다.
일 예에서, 방법은: 제1 성능 상태에서 동작하도록 인터커넥트의 통신 경로 회로를 제어하는 단계; 및 제2 성능 상태에서 동작하도록 인터커넥트의 로직 회로를 제어하는 단계 - 제1 성능 상태는 제2 성능 상태보다 낮음 - 를 추가로 포함한다.
또 다른 예에서, 명령어들을 포함하는 컴퓨터 판독가능 매체가 상기 예들 중 임의의 것의 방법을 수행한다.
또 다른 예에서, 데이터를 포함하는 컴퓨터 판독가능 매체는 상기 예들 중 임의의 하나의 것의 방법을 수행하기 위해 적어도 하나의 집적 회로를 제조하도록 적어도 하나의 머신에 의해 사용된다.
또 다른 예에서, 장치는 상기 예들 중 임의의 하나의 것의 방법을 수행하기 위한 수단을 포함한다.
또 다른 예에서, 시스템은 시스템 온 칩 및 시스템 온 칩에 결합된 시스템 메모리를 포함한다. 시스템 온 칩은 각각이 명령어들을 실행하는 복수의 코어 및 복수의 코어를 결합하는 메시 인터커넥트를 포함한다. 메시 인터커넥트는: 수직 메시에 결합된 복수의 메시 스톱을 갖는 수직 메시 - 수직 메시를 따라 복수의 파이프 스테이지 회로가 개재되고, 복수의 파이프 스테이지 회로 각각은 수직 메시로부터 신호를 수신하는 제1 입력 및 신호를 출력하는 제1 출력을 갖는 파이프 스테이지 컴포넌트; 및 파이프 스테이지 컴포넌트의 제1 출력으로부터 신호를 수신하는 제1 입력과 수직 메시로부터 신호를 수신하는 제2 입력을 갖는 선택 회로를 포함하고, 선택 회로는 파이프 스테이지 컴포넌트의 제1 출력으로부터 수신된 신호 또는 수직 메시로부터 수신된 신호를 출력하도록 동적으로 제어가능함 - ; 및 수평 메시에 결합된 복수의 메시 스톱을 갖는 수평 메시를 포함한다. 시스템 온 칩은 메시 인터커넥트의 동작 전압에 적어도 부분적으로 기초하여 선택 회로를 제어하는 전력 제어기를 추가로 포함한다.
일 예에서, 시스템은 메시 인터커넥트에 대한 성능 상태 변경 이전에 메시 인터커넥트 상에 계류중인 하나 이상의 메시지를 저장하기 위해 메시 인터커넥트에 결합된 큐를 추가로 포함한다.
일 예에서, 전력 제어기는 메시 인터커넥트의 동작 전압이 임계 레벨을 초과할 때 복수의 파이프 스테이지 회로로 하여금 단일 사이클 구성으로 동작하게 야기하고, 메시 인터커넥트의 동작 전압이 임계 레벨보다 작을 때 복수의 파이프 스테이지 회로로 하여금 멀티-사이클 구성으로 동작하게 야기한다.
일 예에서, 전력 제어기는 수직 메시 및 수평 메시가 제1 성능 상태에서 동작하게 야기하고, 복수의 메시 스톱이 제2 성능 상태에서 동작하게 야기하며, 제1 성능 상태는 제2 성능 상태보다 낮다.
상기 예들의 다양한 조합들이 가능하다는 것을 이해해야 한다.
"회로(circuit)" 및 "회로(circuitry)"라는 용어들은 본 명세서에서 교환가능하게 사용된다는 점에 유의한다. 본 명세서에서 사용되는 바와 같이, 이러한 용어들 및 용어 "로직"은 단독으로 또는 임의의 조합으로, 아날로그 회로, 디지털 회로, 하드 유선 회로, 프로그래머블 회로, 프로세서 회로, 마이크로컨트롤러 회로, 하드웨어 로직 회로, 상태 머신 회로, 및/또는 임의의 다른 타입의 물리적 하드웨어 컴포넌트를 지칭하기 위해 사용된다. 실시예들은 다수의 상이한 타입의 시스템에서 사용될 수 있다. 예를 들어, 일 실시예에서, 통신 디바이스는 본 명세서에서 설명된 다양한 방법들 및 기법들을 수행하도록 구성될 수 있다. 물론, 본 발명의 범위는 통신 디바이스로 한정되지 않고, 대신에 다른 실시예들은 명령어들을 처리하기 위한 다른 타입의 장치, 또는 컴퓨팅 디바이스상에서 실행되는 것에 응답하여 해당 디바이스가 본 명세서에 설명된 방법들 및 기법들 중 하나 이상을 수행하게 야기하는 명령어들을 포함하는 하나 이상의 머신 판독가능 매체와 관련될 수 있다.
실시예들은 코드로 구현될 수 있으며, 명령어들을 수행하도록 시스템을 프로그래밍하기 위해 사용될 수 있는 명령어들을 저장한 비일시적 저장 매체상에 저장될 수 있다. 실시예들은 또한 데이터로 구현될 수 있고, 적어도 하나의 머신에 의해 사용된다면, 적어도 하나의 머신으로 하여금 하나 이상의 동작을 수행하도록 적어도 하나의 집적 회로를 제작하게 야기하는 비일시적 저장 매체상에 저장될 수 있다. 또 다른 실시예들은 SoC 또는 다른 프로세서로 제조될 때 하나 이상의 동작을 수행하도록 SoC 또는 다른 프로세서를 구성하는 정보를 포함하는 컴퓨터 판독가능 저장 매체로 구현될 수 있다. 저장 매체는, 플로피 디스크들, 광학 디스크들, SSD들(Solid State Drives), CD-ROM들(Compact Disk Read-Only Memories), CD-RW들(Compact Disk Rewritables) 및 광자기 디스크들을 포함하는 임의의 유형의 디스크, ROM들(Read-Only Memories), DRAM들(Dynamic Random Access Memories), SRAM들(Static Random Access Memories)과 같은 RAM들(Random Access Memories), EPROM들(Erasable Programmable Read-Only Memories), 플래시 메모리들, EEPROM들(Electrically Erasable Programmable Read-Only Memories), 자기 또는 광학 카드들과 같은 반도체 디바이스들, 또는 전자 명령어들을 저장하는데 적합한 임의의 다른 타입의 매체를 포함할 수 있지만, 이에 제한되는 것은 아니다.
본 발명은 제한된 수의 실시예들에 대하여 설명되었지만, 관련 기술분야의 통상의 기술자라면 그것으로부터의 다수의 수정 및 변형을 인식할 것이다. 첨부된 청구항들은 본 발명의 진정한 사상과 범위에 속하는 모든 이러한 수정과 변형을 포함한다.
Claims (25)
- 장치로서:
각각이 명령어들을 실행하는 복수의 처리 회로; 및
상기 복수의 처리 회로를 결합하기 위한 인터커넥트를 포함하고, 상기 인터커넥트는:
상기 복수의 처리 회로 중 제1 처리 회로와 상기 복수의 처리 회로 중 제2 처리 회로 사이에 결합된 파이프 스테이지 회로를 포함하고, 상기 파이프 스테이지 회로는:
상기 인터커넥트를 통해 신호를 수신하는 제1 입력 및 상기 신호를 출력하는 제1 출력을 갖는 파이프 스테이지 컴포넌트; 및
상기 파이프 스테이지 컴포넌트의 제1 출력으로부터 상기 신호를 수신하는 제1 입력 및 바이패스 경로를 통해 상기 신호를 수신하는 제2 입력을 갖는 선택 회로 - 상기 선택 회로는, 제어 신호에 기초하여, 상기 파이프 스테이지 컴포넌트의 제1 출력으로부터 수신된 신호 또는 상기 바이패스 경로를 통해 수신된 신호를 출력하도록 동적으로 제어가능함 - 를 포함하는 장치. - 제1항에 있어서,
상기 선택 회로는 상기 바이패스 경로를 통해 수신된 신호에 관해 지연된 상기 신호를 상기 파이프 스테이지 컴포넌트로부터 수신하는 장치. - 제2항에 있어서,
상기 인터커넥트는:
복수의 메시 스톱을 갖는 메시 인터커넥트; 및
상기 복수의 메시 스톱 중 적어도 일부 사이에 개재된 복수의 파이프 스테이지 회로를 포함하는 장치. - 제3항에 있어서,
상기 복수의 파이프 스테이지 회로는 상기 메시 인터커넥트의 수직 부분에 결합된 상기 복수의 메시 스톱 중 적어도 일부 사이에 개재되고, 상기 메시 인터커넥트의 수평 부분에 결합된 상기 복수의 메시 스톱 중 일부는 파이프 스테이지 회로들의 개재 없이 서로 결합되는 장치. - 제1항에 있어서,
상기 인터커넥트의 동작 전압에 적어도 부분적으로 기초하여 상기 선택 회로에 상기 제어 신호를 제공하는 전력 제어기를 추가로 포함하는 장치. - 제5항에 있어서,
상기 전력 제어기는, 상기 인터커넥트의 동작 전압이 임계 레벨 미만일 때 상기 선택 회로로 하여금 상기 파이프 스테이지 컴포넌트로부터 수신된 상기 신호를 출력하게 야기하는 상기 제어 신호를 제공하는 장치. - 제5항에 있어서,
상기 전력 제어기는, 상기 선택 회로로 하여금 상기 복수의 처리 회로 중 적어도 하나의 것의 작업 부하에 더 기초하여 상기 파이프 스테이지 컴포넌트로부터 수신된 상기 신호를 출력하게 야기하는 상기 제어 신호를 제공하는 장치. - 제1항에 있어서,
인터커넥트 제어기; 및
상기 인터커넥트에 결합된 큐를 추가로 포함하고, 상기 인터커넥트 제어기는 상기 인터커넥트 상에 계류 중인 하나 이상의 메시지가 상기 인터커넥트에 대한 성능 상태 변경 이전에 상기 큐에 저장되게 야기하는 장치. - 제8항에 있어서,
상기 성능 상태 변경 이후, 상기 인터커넥트 제어기는 상기 복수의 처리 회로가 상기 인터커넥트에 새로운 메시지들을 주입할 수 있게 하기 이전에 상기 큐로 하여금 상기 하나 이상의 메시지를 상기 인터커넥트에 출력하게 야기하는 장치. - 제1항에 있어서,
상기 파이프 스테이지 컴포넌트는 상기 인터커넥트의 동작 전압이 임계 레벨을 초과할 때 상기 인터커넥트의 통신 경로 내로 동적으로 삽입되고, 상기 파이프 스테이지 컴포넌트는 순차 회로를 포함하는 장치. - 방법으로서:
프로세서의 인터커넥트의 제어기에서, 상기 프로세서의 전력 제어기로부터 파이프 드레인 신호를 수신하는 단계;
상기 파이프 드레인 신호에 응답하여, 상기 인터커넥트 상의 하나 이상의 계류 중인 메시지가 상기 인터커넥트에 결합된 큐에 저장되게 야기하는 단계;
성능 상태 변경이 상기 인터커넥트에 대해 발생하게 야기하는 단계; 및
그 후 상기 하나 이상의 계류 메시지가 상기 큐로부터 드레인되어 상기 인터커넥트 상으로 주입되게 야기하는 단계를 포함하는 방법. - 제11항에 있어서,
상기 상기 성능 상태 변경 이전에, 단일 사이클 구성으로 동작하도록 하나 이상의 파이프 스테이지 회로를 제어하는 단계; 및
상기 성능 상태 변경 후에, 멀티-사이클 구성에서 동작하도록 상기 하나 이상의 파이프 스테이지 회로를 제어하는 단계를 추가로 포함하는 방법. - 제12항에 있어서,
상기 인터커넥트의 동작 전압이 임계 레벨을 초과할 때 상기 단일 사이클 구성으로 동작하도록 상기 하나 이상의 파이프 스테이지 회로를 제어하는 단계; 및
상기 인터커넥트의 동작 전압이 상기 임계 레벨 미만일 때 상기 멀티-사이클 구성으로 동작하도록 상기 하나 이상의 파이프 스테이지 회로를 제어하는 단계를 추가로 포함하는 방법. - 제12항에 있어서,
상기 인터커넥트로부터 상기 하나 이상의 계류 메시지를 드레인하지 않고서 상기 인터커넥트에 대한 상기 성능 상태 변경을 수행하는 단계를 추가로 포함하는 방법. - 제12항에 있어서,
상기 파이프 드레인 신호에 응답하여, 상기 인터커넥트에 결합된 하나 이상의 에이전트가 상기 인터커넥트 상으로 메시지들을 주입하는 것을 방지하는 단계; 및
상기 하나 이상의 메시지가 상기 큐로부터 드레인된 후에 상기 하나 이상의 에이전트가 상기 인터커넥트 상으로 상기 메시지들을 주입할 수 있게 하는 단계를 추가로 포함하는 방법. - 제12항에 있어서,
제1 성능 상태에서 동작하도록 상기 인터커넥트의 통신 경로 회로를 제어하는 단계; 및
제2 성능 상태에서 동작하도록 상기 인터커넥트의 로직 회로를 제어하는 단계 - 상기 제1 성능 상태는 상기 제2 성능 상태보다 낮음 - 를 추가로 포함하는 방법. - 실행될 때, 제11항 내지 제16항 중 어느 한 항에 청구된 방법을 구현하는 컴퓨터 판독가능 명령어들을 포함하는 컴퓨터 판독가능 저장 매체.
- 제11항 내지 제16항 중 어느 한 항에 청구된 방법을 수행하는 수단을 포함하는 장치.
- 시스템으로서:
시스템 온 칩 - 상기 시스템 온 칩은:
각각이 명령어들을 실행하는 복수의 코어;
상기 복수의 코어를 결합하는 메시 인터커넥트 - 상기 메시 인터커넥트는:
수직 메시에 결합된 복수의 메시 스톱을 갖는 상기 수직 메시 - 상기 수직 메시를 따라 복수의 파이프 스테이지 회로가 개재되고, 상기 복수의 파이프 스테이지 회로 각각은:
상기 수직 메시로부터 신호를 수신하는 제1 입력 및 상기 신호를 출력하는 제1 출력을 갖는 파이프 스테이지 컴포넌트; 및
상기 파이프 스테이지 컴포넌트의 제1 출력으로부터 상기 신호를 수신하는 제1 입력 및 상기 수직 메시로부터 상기 신호를 수신하는 제2 입력을 갖는 선택 회로를 포함하고, 상기 선택 회로는 상기 파이프 스테이지 컴포넌트의 제1 출력으로부터 수신된 신호 또는 상기 수직 메시로부터 수신된 신호를 출력하도록 동적으로 제어가능함 - ; 및
수평 메시에 결합된 상기 복수의 메시 스톱을 갖는 수평 메시를 포함함 -; 및
상기 메시 인터커넥트의 동작 전압에 적어도 부분적으로 기초하여 상기 선택 회로를 제어하는 전력 제어기를 포함함 -; 및
상기 시스템 온 칩에 결합된 시스템 메모리를 포함하는 시스템. - 제19항에 있어서,
상기 메시 인터커넥트에 대한 성능 상태 변경 이전에 상기 메시 인터커넥트 상에 계류중인 하나 이상의 메시지를 저장하기 위해 상기 메시 인터커넥트에 결합된 큐를 추가로 포함하는 시스템. - 제19항에 있어서,
상기 전력 제어기는 상기 메시 인터커넥트의 동작 전압이 임계 레벨을 초과할 때 상기 복수의 파이프 스테이지 회로로 하여금 단일 사이클 구성으로 동작하게 야기하고, 상기 메시 인터커넥트의 동작 전압이 상기 임계 레벨보다 작을 때 상기 복수의 파이프 스테이지 회로로 하여금 멀티-사이클 구성으로 동작하게 야기하는 시스템. - 제19항에 있어서,
상기 전력 제어기는 상기 수직 메시 및 상기 수평 메시가 제1 성능 상태에서 동작하게 야기하고, 상기 복수의 메시 스톱이 제2 성능 상태에서 동작하게 야기하며, 상기 제1 성능 상태는 상기 제2 성능 상태보다 낮은 시스템. - 장치로서:
각각이 명령어들을 실행하는 복수의 처리 수단; 및
상기 복수의 처리 수단을 결합하는 인터커넥트 수단 - 상기 인터커넥트 수단은:
상기 복수의 처리 수단 중 제1 처리 수단과 상기 복수의 처리 수단 중 제2 처리 수단 사이에 결합되는 파이프 스테이지 수단을 포함하고, 상기 파이프 스테이지 수단은:
상기 인터커넥트 수단을 통해 신호를 수신하는 제1 입력 및 상기 신호를 출력하는 제1 출력을 갖는 파이프 스테이지 컴포넌트; 및
상기 파이프 스테이지 컴포넌트의 제1 출력으로부터 상기 신호를 수신하는 제1 입력 및 바이패스 경로를 통해 상기 신호를 수신하는 제2 입력을 갖는 선택 수단을 포함하고, 상기 선택 수단은, 제어 신호에 기초하여, 상기 파이프 스테이지 컴포넌트의 제1 출력으로부터 수신된 상기 신호 또는 상기 바이패스 경로를 통해 수신된 상기 신호를 출력하도록 동적으로 제어가능함 - 을 포함하는 장치. - 제23항에 있어서,
상기 선택 수단은 상기 바이패스 경로를 통해 수신된 상기 신호에 관해 지연된 상기 신호를 상기 파이프 스테이지 컴포넌트로부터 수신하는 장치. - 제24항에 있어서,
상기 인터커넥트 수단은:
복수의 메시 스톱을 갖는 메시 인터커넥트 수단; 및
상기 복수의 메시 스톱 중 적어도 일부 사이에 개재된 복수의 파이프 스테이지 수단을 포함하는 장치.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/364,619 US11256657B2 (en) | 2019-03-26 | 2019-03-26 | System, apparatus and method for adaptive interconnect routing |
| US16/364,619 | 2019-03-26 | ||
| PCT/US2020/020927 WO2020197725A1 (en) | 2019-03-26 | 2020-03-04 | System, apparatus and method for adaptive interconnect routing |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20210133221A true KR20210133221A (ko) | 2021-11-05 |
Family
ID=72607837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020217026928A KR20210133221A (ko) | 2019-03-26 | 2020-03-04 | 적응적 인터커넥트 라우팅을 위한 시스템, 장치 및 방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US11256657B2 (ko) |
| EP (1) | EP3948553A4 (ko) |
| KR (1) | KR20210133221A (ko) |
| CN (1) | CN113366458A (ko) |
| BR (1) | BR112021016708A2 (ko) |
| WO (1) | WO2020197725A1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117235007B (zh) * | 2023-11-13 | 2024-01-26 | 中科芯磁科技(珠海)有限责任公司 | 互连模块控制方法、互连模块及存储介质 |
Family Cites Families (88)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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2020
- 2020-03-04 WO PCT/US2020/020927 patent/WO2020197725A1/en unknown
- 2020-03-04 CN CN202080011364.3A patent/CN113366458A/zh active Pending
- 2020-03-04 EP EP20778857.1A patent/EP3948553A4/en active Pending
- 2020-03-04 KR KR1020217026928A patent/KR20210133221A/ko unknown
- 2020-03-04 BR BR112021016708-0A patent/BR112021016708A2/pt unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CN113366458A (zh) | 2021-09-07 |
| EP3948553A4 (en) | 2022-12-14 |
| BR112021016708A2 (pt) | 2021-10-13 |
| US20200311018A1 (en) | 2020-10-01 |
| WO2020197725A1 (en) | 2020-10-01 |
| US11256657B2 (en) | 2022-02-22 |
| JP2022526224A (ja) | 2022-05-24 |
| EP3948553A1 (en) | 2022-02-09 |
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