CN101196758B - 一种适用于Sub1V电流模式的基准电压源的启动电路 - Google Patents

Abstract

本发明属于基准源模拟集成电路技术领域，具体为一种适用于Sub1V的电流模式的基准电压源的启动电路。该电路由3个PMOS管构成，第一PMOS管为偏置PMOS管，其栅端由VBIAS提供偏置电压，漏端接第二PMOS管和第三PMOS管的源端，第PMOS管的漏端接地，栅端接比较阈值电压；第三PMOS管栅端接基准源的输出，漏端接运算放大器。本发明的启动电路，能避免运放失调电压Vos给芯片带来的无法正常工作的后果，解除零状态。这种启动电路只需3个MOS管，结构简单，容易实现，且能应用到传统的基准电压源。

Description

一种适用于Sub1V电流模式的基准电压源的启动电路

技术领域

本发明属于基准源模拟集成电路技术领域，具体涉及一种适用于Sub1V的电流模式的基准电压源的启动电路。

技术背景

带隙基准源由于其精准的输出电压绝对值，低温度系数和良好的电源抑制比(PSRR)在各种模拟集成电路及混合信号电路等中得到广泛应用[1]。随着工艺尺寸的缩小，芯片工作的电源电压也在同步缩小。世界领先的半导体制造商意法半导体(纽约证券交易所代码：STM)在2007年08月前公布了该公司的45nm工艺CMOS设计平台，在这个平台上客户可以为低功耗的无线和便携通信应用设备开发下一代系统级芯片SoC产品。该制造工艺每平方毫米逻辑电路密度可达160万门，支持1.1V的内核电压，金属间距0.14微米，6-7层金属布线。同时，该工艺已经取得了全功能SRAM测试电路在电源电压1.1V最低0.9V条件下的优异的测试结果[2]。因此，在如此低的电源电压下，越来越多的混合集成电路，如ADC、DAC，DC-DC等需要Sub1V的基准电压源。传统的带隙基准源[3，4，5，6]，只能产生固定的1.2V左右的基准电压，已经不能满足低电源电压的应用要求。因此，必须寻求新的基准源结构。

电流模式的基准源[7，8]，能较好地满足低电源电压基准源的设计应用要求，其电路原理图如图1所示。它通过电压转换产生正温度系数电流IPTC和负温度系数电流INTC，将电流累加产生与温度无关的参考电流ICTAT。

基准电压VREF可以表示为，

$V_{\mathrm{REF}}=I*R3=\frac{R3}{R2}(V_{\mathrm{EB}}+\frac{R2}{R1}\mathrm{\Δ}{V}_{\mathrm{EB}})...\left(1\right)$

由上面的表达式，合理的选择R1，R2，R3的值，产生的基准源能较好的满足低于1V的设计要求。但是由于电路中同时存在一个正反馈和负反馈环路，理论分析推导可以得到负反馈系数大于正反馈系数，因此，电路本身是负反馈，可以正常工作。一般的参考文献中给出的设计电路及其分析仅限于此。

但是，电路本身存在两个稳定状态，一个是正常工作状态，另一个是零状态。在刚上电时，基准源靠运算放大器OP来充电，但是运放的正，负输入端的状态为零，所以其输出为零，无法给基准源充电，所以电路的各个节点稳定在零，因而零状态也是一个稳态。同时，考虑到实际芯片中，运放存在失调电压Vos，如果Vos是正值，那么运放输出就为电源电压VDD，与运放输出相连的构成电流镜的PMOS管将处于截止状态，因此电路稳定在零状态，但如果Vos是负值，那么运放输出就为地电压，可以给基准源充电，进入正常工作状态。由于Vos正负的不确定性，将会在实际量产中，导致部分Vos为正值的芯片无法正常工作，所以在上电时需要一个启动电路，来解除零状态，保证系统达到正常的输出状态，使量产的合格率接近100％。

参考文献：

[1].Y.P.Tsividis and R.W.Ulmer，“A CMOS Voltage Reference，”IEEE Journal of Solid-StateCircuits，vol.13，pp.774-778，Dec.1978.

[2]http：//159.226.232.36/xinpian/xpjjjfa/2007-08-06/3999.shtml

[3]Yueming Jiang，Lee，and E.K.F.A，1.2V bandgap reference based on transimpedanceamplifier Circuits，IEEE Journal of Solid-State Circuits，4，p.261-264，2000.

[4]Ka Nang Leung，Philip K.T.Mok，Chi Yat Leung.A 2-V 23-uA 5.3ppm/℃ curvaturecompensated CMOS bandgap voltage reference，IEEE Journal of Solid-State Circuits，3，p.561-563，2003.

[5]K.Tham，K，Nagargj.A low supply voltage high PSRR voltage reference in COMS process，IEEE Journal of Solid-State Circuits，1，p.586-590，1995.

[6]Siew Kuok Hoon，Jun Chen and Franco Maloberti.An improved bandgap preference withhigh power supply rejection，IEEE Journal of Solid-State Circuits，33，p.833-836，2002.

[7]H.Banba，Shiga，H.，Umezawa，A.，et al.A CMOS bandgap reference circuit with sub 1-Voperation，IEEE J.Solid-State Circuits，34，p.670-674，1999.

[8]Stanescu，C，Iacob，R.，Caracas，C.，et al.Curvature-compensated CMOS bandgap circuit with1V reference voltage，IEEE Journal of Solid-State Circuits，2，p.365-368，2002.

发明内容

本发明的目的在于提供一种提高量产合格率、解除零状态的适用于Sub1V的电流模式的基准电压源的启动电路。

本发明提出的基准电压源启动电路的基本设计思想是，当电路处于零状态时，启动电路使核心电路能进入到正常工作状态；当电路正常工作时，启动电路对核心电路部分不产生影响。本发明设计的启动电路，均能很好的满足这一要求，使得这种Sub 1V的电流模式基准电压源能满足实际量产的工程应用的要求。

具体电路见图1所示。它包括两个部分：电流模式的基准电压电路部分(图1虚线框外的部分)和启动电路部分(图1中虚线框内部分)。其中：

启动电路部分由第一PMOS管11，第二PMOS管12，第三PMOS管13构成，其中，第一PMOS管11为偏置PMOS管，考虑到低功耗的设计，其栅端由VBIAS提供合适的偏置电压，漏端接第二PMOS管12和第三PMOS管13的源端，第二PMOS管12的漏端接地，栅端接比较阈值电压VCOMP；第三PMOS管13的栅端接基准源的输出VREF，漏端接运算放大器的正输入端A。

由于在Sub1V的应用中VREF小于1V，因此，比较阈值电压VCOMP，其典型值范围为[0，VREF]，由偏置电路部分产生即可。其中，VREF为输出的Sub1V的基准电压。

电流模式的基准电压部分由第四PMOS管1、第五PMOS管2、第六PMOS管3、运算放大器4、第一电阻5、第一三极管6、第二三级管7、第二电阻8、第三电阻9和第四电阻10构成。

如果产生的基准电压源VREF为1.0V，则设置VCOMP为0.5V，当VREF为0V时，由VBIAS产生的偏置电流10uA注入到运算放大器OP4的正输入端，使得运放的输入端的电压升高，从而电路进入正常工作状态。当VREF输出为1.0V时，由于VCOMP大于VREF，则偏置电流通过第二PMOS管12流入到地，启动电路不再影响VREF的正常工作，从而完成了启动过程，消除了零状态的可能。

本发明的主要优点是：只需3个MOS晶体管，电路简单，容易实现，并且消除了在实际量产中可能会出现的芯片不正常工作的情况，能产生较大的经济效益和价值。

本发明启动电路同样能应用到传统的基准电压源，或者其他相应的应用中，具有一般的推广意义。

附图说明

图1、本发明提出启动电路的电路图。

图2、由零状态过渡到稳定状态的仿真结果。

图3、电源上电启动的仿真结果。

图中标号：1为第四PMOS管，2为第五PMOS管，3为第六PMOS管，4为运算放大器，5为第二电阻，6为第一三极管，7为第二三级管，8为第三电阻，9为第四电阻，10为第五电阻，11为第一PMOS管，12为第二PMOS管，13为第三PMOS管。

具体实施方式

下面通过需要设计并实现一个0.6V电压基准源，来进一步描述本发明的具体实施方式。具体设计步骤如下：

1)从启动电路不影响电路的正常工作状态的角度考虑，设置合适的控制电压VCOMP的值，即设置为0.5V，可以由偏置电路部分产生。

2)为了尽可能的降低功耗，选择合适的偏置电流为3.0uA，从而确定第一PMOS管11的尺寸。

3)从启动过程的时间和降低启动电路部分的功耗两者折衷的角度，来选择合适的偏置(即注入)电流的大小，设注入电流IA为3.0uA，从而来确定第一PMOS管11，第二PMOS管12以及第三PMOS管13的尺寸大小。

使用CADENCE仿真工具进行电路级仿真，调整和优化参数，最终得到电路的仿真结果如附图2和附图3所示。

附图2是电路由初始的零状态过渡到正常状态的整个过程的仿真曲线图，从上至下的曲线分别为电源电压VDD，输出基准电压VREF，运放OP4的输出端的电压VPMOS，运放OP4的正，负输入端电压VA，VB，启动电路注入到运放正输入端的电流IA。由图可知，在t＝0时，VPMOS＝3.3V，VREF＝0V，即电路处在零状态；经过820ns后，电路进入到正常稳定状态，即VREF＝610mV。在0～820ns的过渡过程中，启动电路注入到运放正输入端A的电流大小为1.80uA，在电路进入到正常工作状态后，电流大小变为35.07nA，不影响核心电路的正常工作，功耗和核心电路的相比可以忽略。

附图3是电源电压由3.3V下降到0V再上升到3.3V的过程中，电路的仿真结果。从上至下的曲线分别为，电源电压VDD，输出基准电压VREF，运放OP4的输出端的电压VPMOS，运放OP4的正，负输入端电压VA，VB，启动电路注入到运放正输入端的电流IA。电源电压从0V上升到3.3V的过程中，启动电路注入到运放正输入端的电流IA大小为3.0uA，经过0.2us，电路进入到正常的工作状态，即VREF＝610mV。此时，启动电路注入到运放正输入端的电流大小IA为35.07nA，不影响核心电路的正常工作。

仿真结果表明，采用本发明的启动电路，芯片能正常启动，进入稳定的工作状态。

附：

本电路涉及到的工艺参数如下：

u_nC_ox＝185.6      u_pC_ox＝110     V_thn＝0.6053    V_thp＝-0.845

ute_n＝-1.724      ute_p＝-1.724   Kt1_n＝-0.278    Kt2_n＝-0.02

kt1l_n＝-20219e-8  Kt1_p＝-0.56    Kt2_p＝-0.046    Kt1l_p＝0。

Claims (1)

1.一种适用于Sub1V的电流模式的基准电压源的启动电路，其特征在于由第一PMOS管(11)、第二PMOS管(12)、第三PMOS管(13)构成，其中，第一PMOS管(11)为偏置PMOS管，其栅端由VBIAS提供合适的偏置电压，漏端接第二PMOS管(12)和第三PMOS管(13)的源端，第二PMOS管(12)的漏端接地，栅端接比较阈值电压VCOMP；第三PMOS管(13)的栅端接基准电压源的输出VREF，漏端接运算放大器的正输入端A。

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