CN101644938B - 低电压带隙基准源的安全启动电路 - Google Patents

Abstract

本发明公开了一种低电压带隙基准源的安全启动电路，包括电流源产生电路，带隙基准源的启动电路，带隙基准源主体电路，带隙基准源的启动电路包括M42，其栅极与电流源产生电路的输出相连接，源极接电源电压Vdd，漏极与M30的漏极以及M35的栅极相连接，M30的源极与Q3的发射极相连接，M30的栅极与M35的源极相连接，M30的衬底和源极短接并接入Q3的发射极，其基极和集电极短接并与地相连，M35的漏极接Vdd，且衬底接地，M32的衬底接地，漏极接M35的源极，并与M30的栅极相连接，M32的源极与INN相连接。本发明能在极低的电压下保证带隙基准源的安全启动。

Description

低电压带隙基准源的安全启动电路

技术领域

本发明涉及集成电路中的基准源电路领域，特别涉及一种低电压带隙基准源的安全启动电路。

背景技术

1999年5月发表在IEEE杂志固体电路第34卷的《亚1伏工作的CMOS带隙基准电路》(《A CMOS Bandgap Reference Circuit with Sub-1-VOperation》)，该论文公开了一种极低电源电压下的带隙基准电压源的典型结构，该带隙基准电压源的结构如图1所示。

图1为一种极低电源电压下的带隙基准电压源的典型结构，如图2所示，其启动电路主要是通过PONRST信号控制M0管的栅极，M0的衬底和源极接地，漏极接到了V1节点上。当PONRST为高电平时，M0把V1拉到了低电位，从而使整个电路启动。而PONRST是由该基准源之外的上电清零模块(POR，全称power on reset)来产生的，仅在上电过程中有一段时间为高电压，当经过有效的清零间隔后，即带隙基准源正常工作时，该信号一直维持为低电平。

在根据图1的带隙基准电压源的电路来实现具体的带隙基准源电路(BGR，全称Bandgap Reference)中，如果带隙基准源的输出电压由于外界的因素使其回复到电路出于0电平工作(这是带隙基准电路工作的另一个稳态区)的状态，此时只要电源电压的变化不足以使PONRST信号出现高电平，则基准电压无法正常输出。只有当下一次重新上电后这个模块才能正常工作。

而且当电源电压下降到一定程度，如要求1.3V工作，而上电清零模块电路的上升阈值电压一般设定为0.8V-1.4V(例如，针对正常工作的1.8V电源来说)。则此时PONRST信号有可能永远都为0。因此，利用如图1所示的现有的带隙基准电压源结构，仍然使用M0和外置POR来启动电压源是无法实现的。

发明内容

本发明所要解决的技术问题是提供一种低电压带隙基准源的安全启动电路，能够在极低电源电压下安全启动带隙基准电压源。

为解决上述技术问题，本发明低电压带隙基准源的安全启动电路的技术方案是，包括依次连接的电流源产生电路，带隙基准源的启动电路，带隙基准源主体电路，该电流源产生电路产生带隙基准源启动电路中运放工作的偏置电流，其特征在于，所述的带隙基准源的启动电路包括第一P型晶体管，其栅极与电流源产生电路的输出相连接，源极接电源电压Vdd，漏极与第一N型本征晶体管的漏极以及第二N型晶体管的栅极相连接，第一N型本征晶体管的源极与第一PNP三极管的发射极相连接，第一N型本征晶体管的栅极与第二N型晶体管的源极相连接，并且，第一N型本征晶体管的衬底和源极短接并接入第一PNP三极管的发射极，第一PNP三极管的基极和集电极短接并与地相连，第二N型晶体管的漏极接电源电压Vdd，且衬底接地，第三N型本征晶体管的衬底接地，漏极与栅极短接后接第二N型晶体管的源极，并与第一N型本征晶体管的栅极相连接，第三N型本征晶体管的源极与带隙基准源主体电路中的运放的负输入端INN相连接，带隙基准源主体电路中包含第二P型晶体管，其源极与第三N型本征晶体管的源极以及运放的负输入端INN相连接，第一电阻一端与运放的负输入端INN相连接，另一端接地，第二PNP三极管的发射极与运放负输入端INN相连接，基极与集电极短接并且接地，第一P型晶体管上的电流用Ibias标征，而第二P型晶体管上的电流用Ibgr来表征，运放负输入端的电位以VINN表征，运放负输入端的电位VINN为第一电阻上的电压和第二PNP三极管上电压的和，第一P型晶体管上的电流Ibias送入第一PNP三极管和第一N型本征晶体管产生了启动电位Vstart，即第三N型本征晶体管的栅(漏)电位，当Vstart-VINN＞第三N型本征晶体管的阈值电压Vth，则第三N型本征晶体管会导通，则VINN将会被拉高，最终达到Vstart-Vth。

本发明的低电压带隙基准源的安全启动电路，不仅在传统的带隙基准电压源基础上增加了一路电流，并利用该电流建立起一个启动电路工作的阈值电压，并且加入一个N型本征晶体管，由于N型本征晶体管的阈值电压非常低，使得在极低的地缘电压下，带隙基准电压源也能正常工作。

附图说明

下面结合附图和实施例对本发明作进一步详细的说明：

图1为已有技术中带隙基准电压源的典型结构；

图2为本发明带隙基准电压源的启动电路。

具体实施方式

例如，在某工艺条件下，提供了5V和1.8V电压下的标准CMOS晶体管。而带隙基准源电路由于系统工作需要，要求工作电压在为1.3V-5.5V。由于电路需要工作在5V电压下，因此必须使用5V CMOS晶体管。而在该CMOS工艺中，P型晶体管的阈值电压典型值为1.1V。N型晶体管的阈值电压典型值为0.8V。则在某些情况下，PMOS的阈值电压几乎要与电源电压相等了。这个时候，带隙基准源的主体电路和启动电路都要求非常严格才能够保证在各种工艺条件下能够正常启动工作。

如图2所示，本发明的带隙基准电压源的启动电路从左向右依次包括三个部分：电流源产生电路，带隙基准源的启动电路，带隙基准源主体电路。

其中，电流源产生电路，包括第二电阻R0和第三电阻R5。一个第四N型晶体管M1，其漏极与与栅极相短接并且与第二电阻R0相连接，衬底和源极接地，所述第二电阻R0的另一端接电源电压Vdd。电流源产生电路还包括一个第五N型晶体管M2，其栅极与第四N型晶体管M1的栅极相连，源极及衬底接地，漏极与第三P型晶体管M4的栅极及第四P型晶体管M3的漏极相连接。所述的第三P型晶体管M4的源极与衬底都接电源电压Vdd，而第三P型晶体管M4的漏极与第六N型晶体管M7的漏极相连接。第六N型晶体管M7的漏极和栅极相短接。所述的第四P型晶体管M3的栅极与第五P型晶体管M5，第六P型晶体管M6，第七P型晶体管M40，第一P型晶体管M42的栅极相连，并且第四P型晶体管M3、第五P型晶体管M5、第六P型晶体管M6、第七P型晶体管M40和第一P型晶体管M42的源极和衬底都接到Vdd上。所述的第五P型晶体管M5的源极接电源电压Vdd，漏极与第三P型晶体管M4的漏极、第六N型晶体管M7的漏极相连接。第七N型晶体管M8的栅极与第六N型晶体管M7的栅极相连，漏极与第六P型晶体管M6的漏极相连，源极通过第三电阻R5接地，衬底接地。第六P型晶体管M6的漏极和栅极相连。第七P型晶体管M40的漏极向放大器提供偏置电流，第一P型晶体管M42的电流将作为启动电路的偏置电流用。

上述电流产生电路可以产生β倍乘的电流，为BGR中运放提供工作的偏置电流，并且能在电源电压Vdd为1.3V时正常工作，并保证BGR运放正常偏置。

所述的带隙基准源的启动电路，包括第一P型晶体管M42，其栅极与电流源产生电路的输出相连接，源极接电源电压Vdd，漏极与第一N型本征晶体管M30的漏极以及第二N型晶体管M35的栅极相连接，第一N型本征晶体管M30的源极与第一PNP三极管Q3的发射极相连接，第一N型本征晶体管M30的栅极与第二N型晶体管M35的源极相连接，并且，第一N型本征晶体管M30的衬底和源极短接并接入第一PNP三极管Q3的发射极，第一PNP三极管Q3的基极和集电极短接并与地相连，第二N型晶体管M35的漏极接电源电压Vdd，且衬底接地，第三N型本征晶体管M32的衬底接地，漏极接第二N型晶体管M35的源极，并与第一N型本征晶体管M30的栅极相连接，第三N型本征晶体管M32的源极与带隙基准源主体电路中的运放的负输入端INN相连接，带隙基准源主体电路中包含第二P型晶体管M11，其源极与第三N型本征晶体管M32的源极以及运放的负输入端INN相连接，第一电阻R17一端与运放的负输入端INN相连接，另一端接地，第二PNP三极管Q1的发射极与运放负输入端INN相连接，基极与集电极短接并且接地。

所述的带隙基准源主体电路，包括第一电阻R17，其一端与第三N型本征晶体管M32的源极以及第八N型本征晶体管M28的栅极相连接，另一端接地。第八N型本征晶体管M28的栅极与运放的负输入端INN相连接，源极、漏极以及衬底端短接并且接地，用作电容；还包括第二PNP三极管Q1，和第三PNP三极管Q0，第二PNP三极管Q1和第三PNP三极管Q0的基极以及集电极全部接地，第三PNP三极管Q0的发射极与第四电阻R4相连接，第四电阻R4的另一端与运放的正输入端相连接，第二PNP三极管Q1的发射极与运放的负输入端相连。第二P型晶体管M11、第八P型晶体管M18和第九P型晶体管M31的源极和衬底都接Vdd，并且它们的栅极连接在一起后与运放的输出端相连接。其中，第二P型晶体管M11的漏极与第三PNP三极管Q0的集电极相连，第八P型晶体管M18的漏极与第四电阻R4的一端相连接，第九P型晶体管M31的的漏极与第五电阻R11相连接，并与第九N型本征晶体管M21的栅极相连接，并且第九N型本征晶体管M21的源极、漏极及衬底相互短接且接地，该第九N型本征晶体管M21的栅极即为带隙基准源主体电路的输出电压。

在图2中，第一P型晶体管M42相当于是电流产生源的镜像输出电流，第一P型晶体管M42的漏极接入了第一N型本征晶体管M30的漏极和第二N型晶体管M35的栅极。第二N型晶体管M35和第三N型本征晶体管M32的衬底皆接地。第二N型晶体管M35的漏极接电源电压，源极接到了第三N型本征晶体管M32的漏极以及栅极，而且还与第一N型本征晶体管M30的栅极结在一起。而第三N型本征晶体管M32的源极接到了运放的负输入端INN。第一N型本征晶体管M30的衬底和源极短接并接入第一PNP三极管Q3的射极。第一PNP三极管Q3的基极和集电极短接并于GND相连，此寄生的三极管此时被当作一个二极管使用。第一P型晶体管M42上的电流用Ibias标征，而第二P型晶体管M11上的电流用Ibgr来表征。由于INN的电位主要由Ibgr送入第一电阻R17和第二PNP三极管Q1产生(用VINN表征)。Ibias送入第一PNP三极管Q3和第一N型本征晶体管M30产生了启动电位Vstart，即第三N型本征晶体管M32的栅(漏)电位)。当Vstart-VINN＞Vth，则第第三N型本征晶体管M32会导通，则VINN将会被拉高，使Vstart-VINN＜Vth。由于第三N型本征晶体管M32为本征晶体管，Vth很小。所以基本上可以看成VINN约等于Vstart。而当BGR进入正常工作时，Vstart＜VINN，此时第三N型本征晶体管M32不再导通。则该启动电路不会影响BGR主体电路的输出。

在本发明中，由于N型本征晶体管的阈值电压非常低。启动电压点VSTART一般为一个PNP寄生三极管的VBE和N型本征晶体管的阈值电压相加的电平，大约为0.6V左右。则VINN将被第三N型本征晶体管M32实现的传输门拉到0.6V左右。0.6V已经达到了运放的共模输入电平，整个环路开始工作。而当带隙基准电路的主体电路正常工作之后，VINN通常为0.7V左右。一般Ibias电流比Ibgr要小得多，并且可以改变第一PNP三极管Q3和第三PNP三极管Q0的个数来调节，使得正常工作的时候VSTART电压小于VINN。图2中的第三N型本征晶体管M32的衬底接地，可以利用晶体管的衬偏效应使得正常工作的时候第三N型本征晶体管M32的实际阈值电压略高于衬底和源极短接的同样尺寸的晶体管。因此，该电路既能保证主体电路的正常启动，又不会影响主体电路正常工作时的特性。

Claims (2)

1.一种低电压带隙基准源的安全启动电路，包括依次连接的电流源产生电路，带隙基准源的启动电路，带隙基准源主体电路，该电流源产生电路产生带隙基准源启动电路中运放工作的偏置电流，其特征在于，所述的带隙基准源的启动电路包括第一P型晶体管，其栅极与电流源产生电路的输出相连接，源极接电源电压Vdd，漏极与第一N型本征晶体管的漏极以及第二N型晶体管的栅极相连接，第一N型本征晶体管的源极与第一PNP三极管的发射极相连接，第一N型本征晶体管的栅极与第二N型晶体管的源极相连接，并且，第一N型本征晶体管的衬底和源极短接并接入第一PNP三极管的发射极，第一PNP三极管的基极和集电极短接并与地相连，第二N型晶体管的漏极接电源电压Vdd，且衬底接地，第三N型本征晶体管的衬底接地，漏极与栅极短接后接第二N型晶体管的源极，并与第一N型本征晶体管的栅极相连接，第三N型本征晶体管的源极与带隙基准源主体电路中的运放的负输入端INN相连接，带隙基准源主体电路中包含第二P型晶体管，其源极与第三N型本征晶体管的源极以及运放的负输入端INN相连接，第一电阻一端与运放的负输入端INN相连接，另一端接地，第二PNP三极管的发射极与运放负输入端INN相连接，基极与集电极短接并且接地，第一P型晶体管上的电流用Ibias表征，而第二P型晶体管上的电流用Ibgr来表征，运放负输入端的电位以VINN表征，运放负输入端的电位VINN为第一电阻上的电压或第二PNP三极管上的电压，第一P型晶体管上的电流Ibias送入第一PNP三极管和第一N型本征晶体管产生了启动电位Vstart，即第三N型本征晶体管的栅电位，当Vstart-VINN＞第三N型本征晶体管的阈值电压Vth，则第三N型本征晶体管会导通，则VINN将会被拉高，最终达到Vstart-Vth。

2.根据权利要求1所述的低电压带隙基准源的安全启动电路，其特征在于，该电流源产生电路包括第二电阻和第三电阻，一个第四N型晶体管，其漏极与与栅极相短接并且与第二电阻相连接，衬底和源极接地，所述第二电阻的另一端接电源电压Vdd，所述电流源产生电路还包括一个第五N型晶体管，其栅极与第四N型晶体管的栅极相连，源极及衬底接地，漏极与第三P型晶体管的栅极及第四P型晶体管的漏极相连接，所述的第三P型晶体管的源极与衬底都接电源电压Vdd，而第三P型晶体管的漏极与第六N型晶体管的漏极相连接，第六N型晶体管的漏极和栅极相短接，所述的第四P型晶体管的栅极与第五P型晶体管，第六P型晶体管，第七P型晶体管，第一P型晶体管的栅极相连，并且第四P型晶体管、第五P型晶体管、第六P型晶体管、第七P型晶体管和第一P型晶体管的源极和衬底都接到电源电压Vdd上，所述的第五P型晶体管的源极接电源电压Vdd，漏极与第三P型晶体管的漏极、第六N型晶体管的漏极相连接，第七N型晶体管的栅极与第六N型晶体管的栅极相连，漏极与第六P型晶体管的漏极相连，源极通过第三电阻接地，衬底接地；第六P型晶体管的漏极和栅极相连；第七P型晶体管的漏极向放大器提供偏置电流，第一P型晶体管的电流将作为启动电路的偏置电流用。

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