CN101187954A - 用于使用em仿真来补偿rfic的性能退化的方法 - Google Patents

用于使用em仿真来补偿rfic的性能退化的方法 Download PDF

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Abstract

提供了一种用于使用EM仿真来补偿射频集成电路(RFIC)的性能退化的方法。该方法包括以下步骤：(a)提取RFIC的设计规范以设计和仿真电路；(b)设计所设计和仿真的电路的布局，并通过使用所设计的布局来提取布局参数；(c)简化布局并执行EM仿真以提取性能参数；(d)通过使用所提取的布局参数和性能参数来执行电路仿真，并判断电路仿真的结果是否满足RFIC的设计规范；(e)当判断电路仿真的结果满足RFIC的设计规范时，执行电路制造处理；以及(f)当判断电路仿真的结果不满足RFIC的设计规范时，部分地去除布局并执行EM仿真，从而分析并补偿性能退化区域。

Description

用于使用EM仿真来补偿RFIC的性能退化的方法
相关申请的交叉引用
本申请要求于2006年11月21日向韩国知识产权局提交的韩国专利申请第10-2006-0114964号的优先权，其内容结合于此作为参考。
技术领域
本发明涉及一种用于使用电磁(EM)仿真来补偿射频集成电路(RFIC)的性能退化的方法，其通过使用EM仿真来分析和补偿RFIC的性能退化区域。
背景技术
通常，RFIC是指使用有源和无源元件在一个半导体芯片上实现RF电路的电路。RFIC主要包括放大器、发射器/接收器、合成器等。
这种RFIC在几GHz频带内操作。因此，为了预测RFIC的特性，根据各个元件的布局来对干扰进行分析是很重要的。为了执行快速分析，使用了布局仿真器。
近来，无线通信系统的发展速度逐渐增大，并且实现了无线通信部件的高度集成。因此，需要一种用于对更复杂的电路执行快速且精确的布局仿真的方法、和一种用于补偿性能退化的方法。
在下文中，将参考附图描述用于设计RFIC的传统方法。
图1是顺序地示出了用于设计RFIC的传统方法的流程图。
首先，如图1所示，根据RFIC的特性提取RFIC的设计规范(步骤S10)。
在步骤S10中提取出设计规范之后，考虑到RFIC的性能和制造成本而设置半导体处理，利用当设计RFIC时所需的有源和无源元件的特性来设计电路，并且使用电路仿真工具来执行所设计电路的电路仿真(步骤S20)。
当完成电路设计时，基于所设计的电路来进行布局。在布局处理中，确定RFIC的尺寸以及测量所需焊盘的距离和布置。另外，分别放置有源和无源元件，并使它们通过传输线彼此连接(步骤S30)。
当完成布局处理时，执行布局参数提取处理。在布局参数提取处理中，提取用于检查布局是否满足RFIC的处理条件的DRC(设计规则检查程序)、用于检查布局的布线连接是否与电路图一致的LVS(布局对原理图)、和寄生参数，以执行RCX，其中，执行电路仿真，从而分析布局特性(步骤S40)。
将通过步骤S40提取的布局参数应用于电路仿真工具以执行电路仿真(步骤S50)。
然后，判断在步骤S50中执行的电路仿真的结果是否满足RFIC的设计规范(步骤S60)。
当在步骤S60中判断电路仿真的结果不满足RFIC的设计规范时，处理返回至步骤S20。然后，从用于执行电路设计的步骤开始重复处理。
另外，当在步骤S60中判断电路仿真的结果满足RFIC的设计规范时，执行制造RFIC的处理(步骤S70)。
然而，在传统方法中，由于元件布局而带来的干扰作用，电路仿真的结果可能与所测量到的结果不同。在此情况下，应重新设计电路，从而电路设计时间增加。
此外，当使用仿真工具对逐渐变复杂的RFIC执行仿真时，需要很长时间。因此，电路分析处理很费时。
发明内容
本发明的优点在于提供了一种用于使用EM仿真来补偿RFIC的性能退化的方法，其通过使用EM仿真来分析和补偿RFIC的性能退化区域。
本发明的总发明构思的其它方面和优点将部分地在随后的描述中阐述，并且部分地将通过描述而变得显而易见，或者可以通过总发明构思的实践而了解。
根据本发明的一个方面，一种用于使用EM仿真来补偿射频集成电路(RFIC)的性能退化的方法包括以下步骤：(a)提取RFIC的设计规范以设计和仿真电路；(b)设计所设计和仿真的电路的布局，并通过使用所设计的布局来提取布局参数；(c)简化布局并执行EM仿真以提取性能参数；(d)通过使用所提取的布局参数和性能参数来执行电路仿真，并判断电路仿真的结果是否满足RFIC的设计规范；(e)当判断电路仿真的结果满足RFIC的设计规范时，执行电路制造处理；以及(f)当判断电路仿真的结果不满足RFIC的设计规范时，部分地去除布局并执行EM仿真，从而分析并补偿性能退化区域。
优选地，步骤(f)包括以下步骤：(f-1)将布局划分为多个区域；(f-2)去除从划分后的布局中选出的任一个区域，并执行EM仿真；(f-3)判断是否对所有区域都执行EM仿真；(f-4)当判断已对所有区域执行EM仿真时，分析布局的性能退化区域；以及(f-5)将补偿图案插入到所分析的性能退化区域中。
优选地，当在步骤(f-3)中判断没有对所有的区域执行EM仿真时，处理返回至步骤(f-2)。
可以通过测量电路的增益、然后对这些增益进行比较来执行在步骤(f-4)中的对性能退化区域的分析。
可以通过测量电路的噪声系数、然后对这些噪声系数进行比较来执行在步骤(f-4)中的对性能退化区域的分析。
可以通过测量电路的增益和噪声系数、然后分别对这些增益和噪声系数进行比较来执行在步骤(f-4)中的对性能退化区域的分析。
优选地，在步骤(f-5)中，使布局的性能退化区域接地以对其进行补偿。
附图说明
通过以下结合附图对实施例的描述，本发明的总发明构思的这些和/或其它方面和优点将变得显而易见，并更容易理解，附图中：
图1是顺序地示出了用于设计RFIC的传统方法的流程图；
图2是顺序地示出了根据本发明的用于使用EM仿真来补偿RFIC的性能退化的方法的流程图；
图3是顺序地示出了根据本发明的EM仿真处理的流程图；
图4A和图4B是用于说明根据本发明第一实施例的布局简化方法的互补金属氧化物半导体(CMOS)的截面图；
图5是示出了减少了金属数量的布局图样的示图；
图6是示出了根据金属数量的仿真时间的图表；
图7是用于说明根据本发明第二实施例的布局简化方法的2级放大器的电路图；
图8是用于对根据本发明第二实施例的布局简化方法中的端口数量进行比较的布局；
图9是示出了根据本发明第二实施例的晶体管的端口数量的布局；
图10是示出了根据端口数量的仿真时间的图表；
图11A和图11B是用于说明根据本发明第三实施例的布局简化方法的布局图样的截面图；
图12是示出了根据通孔数量的EM仿真时间的图表；
图13是示出了在修正电容器之前的电容器布局的示图；
图14A和图14B是示出了通过根据本发明第四实施例的布局简化方法简化的电容器布局的示图；
图15是比较地示出了在修正电容器之前和之后的EM仿真时间的图表；
图16是比较地示出了EM仿真和传统仿真的图表；
图17是顺序地示出了根据本发明的用于补偿RFIC的性能退化的方法的流程图；
图18是用于说明用于补偿性能退化的方法的低噪声放大器的电路图；
图19是示出了高增益模式下的低噪声放大器的增益的图表；
图20是示出了在高增益模式下的低噪声放大器的噪声系数的图表；
图21是被划分成多个区域的低噪声放大器的电路图；
图22和图23是分别示出了各个区域的增益和噪声系数的图表；以及
图24和图25是示出了在补偿性能退化之前和之后的增益和噪声的图表。
具体实施方式
现在将详细参照本发明总的发明构思的具体实施方式，在附图中示出其实施例，其中，在全文中相同的附图标号表示相同的元件。以下通过参照附图描述具体实施方式以解释本发明总的发明构思。
在下文中，将参考附图详细地描述根据本发明的用于使用EM仿真来补偿RFIC的性能退化的方法。
图2是顺序地示出了根据本发明的用于使用EM仿真来补偿RFIC的性能退化的方法的流程图。图3是顺序地示出了根据本发明的EM仿真处理的流程图。
如图2所示，在用于使用EM仿真来补偿RFIC的性能退化的方法中，首先，根据RFIC的特性来提取RFIC的设计规范。
在提取出设计规范之后，考虑到RFIC的性能和制造成本而设置RFIC的半导体处理，使用当设计RFIC时所需的有源和无源元件的特性来设计电路，并且通过电路仿真工具来执行所设计电路的电路仿真(步骤S110)。
当完成电路设计时，基于所设计的电路来执行布局。在布局处理中，确定芯片的尺寸和测量所需焊盘的距离和布置。另外，分别放置有源和无源元件，并使它们通过传输线彼此连接。
当完成布局处理时，执行布局参数提取处理。在布局参数提取处理中，提取用于检查布局是否满足RFIC的处理条件的DRC和用于检查布局的布线连接是否与电路图一致的LVS，以分析布局特性(步骤S120)。
在提取布局参数的步骤S120中，简化布局以执行EM仿真(步骤S130)，而不是根据传统方法(其中，通过提取寄生参数来执行电路仿真)执行RCX。
如图3所示，通过以下处理执行EM仿真。首先，简化布局以提取其作为用于执行EM仿真的布局(步骤S131)。
然后，将在步骤S131中所提取的布局转换为可以使用EM仿真工具执行仿真的GDS文件(步骤S132)。
接下来，使用在步骤S132中所转换的GDS文件来执行EM仿真(步骤S133)。
然后，通过在步骤S133中执行的EM仿真提取用作性能参数的S参数(步骤S134)。
与在传统方法中执行RCX的处理相比，当通过这种方法执行EM仿真时，可以减少仿真所需的时间。此外，可以在设计步骤中预测将要制造的RFIC芯片的性能参数。因此，可以缩短电路设计时间。
将通过步骤S120和S130提取的参数应用于电路仿真工具以执行电路仿真(步骤S140)。
判断在步骤S140中执行的电路仿真的结果是否满足RFIC的设计规范(步骤S150)。
当在步骤S150中判断电路仿真的结果满足RFIC的设计规范时，执行用于制造RFIC的处理(步骤S170)。
另外，当在步骤S150中判断电路仿真的结果不满足RFIC的设计规范时，部分地去除布局，然后执行EM仿真以分析性能退化区域。另外，为了满足设计规范，修正所分析的性能退化区域(步骤S160)。
在下文中，将参考附图描述根据本发明的用于执行EM仿真的布局简化方法。
第一实施例
图4A和图4B是用于说明根据本发明第一实施例的布局简化方法的互补金属氧化物半导体(CMOS)的截面图。
在根据本发明第一实施例的用于执行EM仿真的布局简化方法中，减少了CMOS中的金属数量，并且通过通孔连接剩余的金属，从而能够减小金属所产生的电阻。因此，可以减少EM仿真的时间。
如图4A所示，在RFIC中所包括的CMOS是1P6M(一层多聚物六层金属，one-poly six-metal)CMOS，其中，将用作用于使CMOS器件绝缘的绝缘体的场氧化物220沉积在p型硅衬底210上，并且将用于使多聚物和第一金属M1电绝缘的层间绝缘膜230沉积在场氧化物220上。此外，堆叠用于使各个金属M1至M6电绝缘的多个金属间绝缘膜(inter-metal dielectric)240至280，并且将用于保护CMOS的钝化层290沉积在第六金属M6上。多聚物和各个金属通过多个通孔VIAP1、VIA12、VIA23、VIA34、VIA45、和VIA56连接。
在上述使用CMOS处理的RFIC中，层的数量很多并且其结构很复杂，这使得不可能在整个电路上执行布局仿真。因此，为了在具有这种结构的CMOS上执行EM仿真，要简化RFIC的结构。
即，如图4B所示，去除了第二金属M2至第五金属M5，并且通过通孔VIA16使第一金属M1和第六金属M6直接相互连接。然后，如表1所示，可以去除由第二金属M2至第五金属M5所产生的电阻。因此，提高了仿真速率，这可以缩短仿真时间。
[表1]
    项目     薄层电阻
    M1     0.078Ω
    M2     0.078Ω
    M3     0.078Ω
    M4     0.078Ω
    M5     0.078Ω
    CTM     0.307Ω
    M6     0.0178Ω
可以将CMOS的布局简化成图5所示的CMOS布局，其中，只剩下了多聚物、第一金属M1、CTM(电容器上金属层，capacitortop metal)、和第六金属M6。
图6是示出了根据从1P1M CMOS到1P6M CMOS的金属数量的仿真时间的图表。如图6所示，具有大量金属的1P6M CMOS的EM仿真占用约115秒。另外，1P1M CMOS的EM仿真占用约30秒。在图6中，在2.4GHz的频率处分析仿真时间。
即，当如本发明一样从1P6M到1P2M减少金属数量时，可以将EM仿真时间从115秒缩短到40秒，这意味着EM仿真时间减少了75秒。因此，可以缩短用于使用EM仿真提取S参数的时间。
第二实施例
图7是用于说明根据本发明第二实施例的布局简化方法的2级放大器的电路图。图8是用于对根据本发明第二实施例的布局简化方法中的端口数量进行比较的布局。图9是示出了根据本发明第二实施例的晶体管的端口数量的布局。
在根据本发明第二实施例的用于执行EM仿真的布局简化方法中，在传输线中包括在构成RFIC的多个元件中的无源元件。然后，减少端口数量，以简化RFIC的布局。因此，可以缩短EM仿真时间。
如图7所示，2级放大器包括两个晶体管Q1和Q2、电阻器RF、RD、和RG、电容器Cg1和Cg2、以及电感器LS1、LS2、和LD。晶体管Q1和Q2是有源元件，而电阻器RF、RD、和RG、电容器Cg1和Cg2、以及电感器LS1、LS2、和LD是无源元件。
为了仿真2级放大器，应该提取有源和无源元件的所有端口，如图8所示。然而，在本发明中，如图9所示，仅排除了用作有源元件的两个晶体管Q1和Q2，并且在传输线中包括其它无源元件。因此，可以将端口数量从22减少到6。
图10是示出了根据端口数量的仿真时间的图表。如图10所示，当端口数量为22的布局的仿真时间占用约150秒时，在传输线中包括无源元件以使端口数量减少到6的布局的仿真时间占用约130秒，这意味着可以缩短仿真时间。
第三实施例
图11A和图11B是用于说明根据本发明第三实施例的布局简化方法的布局图样的截面图。
在根据本发明第三实施例的用于执行EM仿真的布局简化方法中，合并在RFIC中具有相同接头的多个通孔并将它们简化为一个通孔。因此，可以缩短EM仿真时间。
在RFIC中，当一个金属连接至另一个金属时，通孔用于连接它们。如图11A所示，当多个通孔用于连接金属时，可以通过一个通孔(与图11B所示的布局图样类似，多个通孔被合并成一个通孔)连接这些金属。
图12是示出了根据通孔数量的EM仿真时间的图表。如图12所示，当通孔数量为100时，EM仿真时间占用约220秒。另外，当通孔数量为25时，EM仿真时间占用约56秒。
虽然在图12中未示出，但当将多个通孔合并为一个通孔时，EM仿真时间仅占用约5秒。因此，随着通孔数量减少，可以缩短EM仿真时间。
由于将用于电连接这些金属的多个通孔进行合并以使通孔数量减少，所以简化了RFIC的布局。因此，可以缩短EM仿真时间。
第四实施例
图13是示出了在修正电容器之前的电容器布局的示图。图14A和图14B是示出了通过根据本发明第四实施例的布局简化方法简化的电容器的布局的示图。
在根据本发明第四实施例的用于执行EM仿真的布局简化方法中，从RFIC中去除了虚设物(dummy)，并且合并了用于连接组成电容器的两个金属的多个通孔并将其简化为一个通孔。因此，可以缩短EM仿真时间。
在图13所示的电容器布局中，形成了在电容器外围中形成的虚设物、第五金属M5和第六金属M6、CTM、多个通孔VIA56和VIA6C。
多个通孔VIA56用于电连接第五金属M5和第六金属M6，并且形成这些通孔以沿着金属M6围绕第五金属M5的外围。
如图14A所示，去除了虚设物，其形成在电容器的外围并且不会影响电容器的电容。因此，可以缩短EM仿真时间。
此外，将多个通孔VIA56合并为一个通孔VIA561，从而可以减小EM仿真时间。如图14B所示，用于连接CTM和第六金属M6的多个通孔VIA6C被合并为一个通孔VIA6C1。
图15是比较地示出了在修正电容器之前和之后的EM仿真时间的图表。如图15所示，当没有修正电容器时，以及当将电容器的电容设为5700fF时，EM仿真时间占用约120秒。另外，当电容器的电容设为112fF时，EM仿真时间占用约13秒。然而，当通过根据本发明第四实施例的布局简化方法来简化电容器的布局时，在将电容器的电容设为5700fF和112fF的情况下，EM仿真时间都占用约3秒。
在根据本发明第四实施例的布局简化方法中，去除虚设物，将用于连接第五金属M5和第六金属M6的多个通孔VIA56合并为一个通孔VIA561，并且将用于连接第六金属M6和CTM的多个通孔VIA6C合并为一个通孔VIA6C1，从而简化了电容器的布局。因此，可以缩短EM仿真时间。
在根据本发明的用于使用EM仿真来补偿RFIC的性能退化的方法中，可以通过使用从根据本发明的第一至第四实施例的布局简化方法中选出的一个或多个方法来执行EM仿真。
图16是比较地示出了根据频率的根据布局简化方法的EM仿真的性能和传统仿真的性能的图表。如图16所示，可以发现，曲线(a)和(b)并不表示与曲线(c)的测量值(表示通过测试RFIC而获得的值)相似的测量值。曲线(a)表示通过根据传统方法的仿真而获得的值，以及曲线(b)表示通过提取寄生参数执行的仿真而获得的值。
相反，表示通过简化布局执行的EM仿真而获得的值的曲线(d)表示与曲线(c)的测量值相似的测量值。因此，可以通过用于执行EM仿真的布局简化方法来缩短电路仿真时间。另外，当精确掌握并验证RFIC的特性时，可以预测设计步骤以缩短电路设计时间。
在步骤S150中，当判断EM仿真的结果不满足设计规范以及出现性能退化时，与传统方法不同，处理并不返回至步骤S110，在步骤S110中，重新设计电路并执行电路仿真。通过EM仿真，分析并辨别性能退化区域，以修正和补偿性能退化，这可以减少设计时间。
现在，将参考附图来更详细地描述根据本发明的用于补偿RFIC的性能退化的方法。
图17是顺序地示出了根据本发明的用于补偿RFIC的性能退化的方法的流程图。
如图17所示，当在步骤S150中判断电路仿真(使用在步骤S120中提取的布局参数和通过步骤S130的EM仿真提取的性能参数执行该电路仿真)的结果并不满足设计规范以及出现性能退化时，将布局划分为多个区域(步骤S161)。
在步骤S150，如下执行步骤S140的电路仿真的结果是否满足设计规范的判断。将通过对图18的低噪声放大器执行步骤S110的电路仿真而获得的结果与步骤S140的电路仿真的结果(考虑到布局参数和性能参数对其施加耦合效果)进行比较。同时，对低噪声放大器的小信号增益或噪声系数进行比较，以判断是否出现性能退化。图18是用于说明用于补偿性能退化的方法的低噪声放大器的电路图。
图19是示出了低噪声放大器的增益的图表。如图19所示，当低噪声放大器在高增益模式下以2.4GHz的操作频率操作时，步骤S110的电路仿真(在不分析布局特性的情况下的最理想仿真)的结果m1约为10dB。另外，步骤S140的电路仿真(分析布局特性以施加耦合效果)的结果m2约为6.8dB。因此，可以发现增益减少了3.2dB。
图20是示出了低噪声放大器的噪声系数的图表。如图20所示，当低噪声放大器在高增益模式下以2.4GHz的操作频率操作时，步骤S110的电路仿真的结果m1是1.6dB，以及步骤S140的电路仿真的结果m2是2.9dB，这意味着增益增大了1.3dB。因此，可以发现，布局并不是正常布局并出现性能退化。因此，在步骤S150中判断电路仿真的结果不满足设计规范。
同样，当电路仿真的结果不满足设计规范时，参考用于连接整个布局中的各个元件的传输线来将布局划分为多个区域，以便发现RFIC的布局中的性能退化区域的位置。
图21是被划分成多个区域的低噪声放大器的电路图。如图21所示，可以在用于连接各个元件的传输线上设置网路A至E。在此情况下，网路A至E存储在步骤S120和S130中提取的布局参数和性能参数。
然后，仅去除从在步骤S161中所划分的布局中选出的一个区域以执行EM仿真(步骤S162)。
在去除所选的区域以执行EM仿真之后，判断是否对所有区域执行EM仿真(步骤S163)。例如，去除网路A并执行EM仿真以记录各个区域的增益和噪声系数，如图22和图23(是示出了各个区域的增益和噪声系数的图表)所示。
接下来，在重新连接所去除的网路A之后，去除网路B以执行EM仿真。另外，记录此时的增益和噪声系数。通过上述方法，对所有区域执行EM仿真以记录增益和噪声系数。在图22和图23中，CKT图表表示步骤S110的电路仿真的增益和噪声系数，它们是EM仿真结果的参考值。当步骤S162的EM仿真结果并不与CKT的值近似而是具有很大差异时，将这个区域认为是出现性能退化的区域(步骤S164)。
当判断网路E是出现性能退化的区域时，减小该区域的传输线的长度以执行EM仿真。当EM仿真的结果具有类似于CKT图表的增益和噪声系数时，将网路E确定为出现性能退化的区域。然后，将补偿图样插入到该区域中，从而补偿性能退化。
在作为性能退化区域的网路E的补偿图样中，使网路E接地，这是因为在电路上不能减小网路E的传输线的长度。同时，作为另一种补偿方法，提供了一种阻抗匹配方法。然而，如图24和图25的MAT曲线所示，增益仅增加了0.5dB。因此，阻抗匹配方法并不被认为是一种很好的补偿方法。
如表示在补偿性能退化之前和之后的增益和噪声系数的图24和图25所示，当通过步骤S160补偿性能退化区域时，与补偿前的仿真结果EM相比，补偿后的仿真结果Comp更接近不分析布局特性的步骤S110的理想电路仿真结果CKT。
在根据本发明的用于使用EM仿真来补偿RFIC的性能退化的方法中，使用EM仿真提取性能参数，并且当电路中出现性能退化时，可以使用所提取的性能参数来分析和修正性能退化区域。因此，与出现性能退化时要从设计的初始阶段重新开始处理的传统方法相比，可以减少设计时间。
根据用于使用EM仿真来补偿RFIC的性能退化的方法，简化了RFIC的布局以执行EM仿真，这可以减少电路的仿真时间。另外，当电路仿真的结果不满足电路规范时，使用EM仿真来分析和补偿性能退化区域，这可以减少设计时间。
尽管已经示出和描述了本发明的总发明构思的一些实施例，但是本领域的技术人员应该理解，在不背离本发明的总发明构思的原则和精神的条件下可以在这些实施例中作出改变，本发明的范围由所附的权利要求及其等同物所限定。

Claims (7)

1.一种用于使用EM仿真来补偿射频集成电路(RFIC)的性能退化的方法，所述方法包括以下步骤：
(a)提取所述RFIC的设计规范以设计和仿真电路；
(b)设计所设计和仿真的电路的布局，并通过使用所设计的布局来提取布局参数；
(c)简化所述布局并执行所述EM仿真以提取性能参数；
(d)通过使用所提取的布局参数和性能参数来执行电路
仿真，并判断所述电路仿真的结果是否满足所述RFIC的设计规范；
(e)当判断所述电路仿真的结果满足所述RFIC的设计规范时，执行电路制造处理；以及
(f)当判断所述电路仿真的结果不满足所述RFIC的设计规范时，部分地去除所述布局并执行所述EM仿真，从而分析和补偿性能退化区域。
2.根据权利要求1所述的方法，其中，步骤(f)包括以下步骤：
(f-1)将所述布局划分为多个区域；
(f-2)去除从划分后的布局中选出的任一个区域，并执行所述EM仿真；
(f-3)判断是否对所有区域执行所述EM仿真；
(f-4)当判断对所有区域执行所述EM仿真时，分析所述布局的性能退化区域；以及
(f-5)将补偿图样插入所分析的性能退化区域中。
3.根据权利要求2所述的方法，其中，当在步骤(f-3)中判断没有对所有区域执行所述EM仿真时，处理返回至步骤(f-2)。
4.根据权利要求2所述的方法，其中，通过测量所述电路的增益、然后对所述增益进行比较来执行在步骤(f-4)中的对所述性能退化区域的所述分析。
5.根据权利要求2所述的方法，其中，通过测量所述电路的噪声系数、然后对所述噪声系数进行比较来执行在步骤(f-4)中的对所述性能退化区域的所述分析。
6.根据权利要求2所述的方法，其中，通过测量所述电路的增益和噪声系数、然后分别对所述增益和所述噪声系数进行比较来执行在步骤(f-4)中的对所述性能退化区域的所述分析。
7.根据权利要求2所述的方法，其中，在步骤(f-5)中，使所述布局的所述性能退化区域接地以对其进行补偿。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103455691A (zh) * 2013-09-25 2013-12-18 浪潮电子信息产业股份有限公司 一种简化的cct前仿真方法
CN105447222A (zh) * 2014-09-22 2016-03-30 台湾积体电路制造股份有限公司 用于集成电路的工艺变化分析的方法
CN107436965A (zh) * 2016-05-26 2017-12-05 三星电子株式会社 设计集成电路的计算机实现的方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7933845B1 (en) 2004-07-27 2011-04-26 Stamps.Com Inc. Image-customization of computer-based value-bearing items
US10839332B1 (en) 2006-06-26 2020-11-17 Stamps.Com Image-customized labels adapted for bearing computer-based, generic, value-bearing items, and systems and methods for providing image-customized labels
US8505978B1 (en) 2006-12-20 2013-08-13 Stamps.Com Inc. Systems and methods for creating and providing shape-customized, computer-based, value-bearing items
US8327305B1 (en) * 2009-07-31 2012-12-04 Altera Corporation Voltage drop aware circuit placement
CN103973291B (zh) 2014-04-22 2017-02-01 华为技术有限公司 射频天线开关
CN106100761A (zh) * 2016-06-07 2016-11-09 上海传英信息技术有限公司 射频电路调试方法
US10909302B1 (en) * 2019-09-12 2021-02-02 Cadence Design Systems, Inc. Method, system, and computer program product for characterizing electronic designs with electronic design simplification techniques
US11101905B1 (en) 2020-07-08 2021-08-24 Keysight Technologies, Inc. Method for estimating radiative contamination at nodes of an RF circuit

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6286128B1 (en) * 1998-02-11 2001-09-04 Monterey Design Systems, Inc. Method for design optimization using logical and physical information
JP2000035982A (ja) 1998-07-21 2000-02-02 Mitsubishi Electric Corp Ｌｓｉ設計用検証装置
US6061283A (en) * 1998-10-23 2000-05-09 Advantest Corp. Semiconductor integrated circuit evaluation system
JP2001117960A (ja) 1999-10-20 2001-04-27 Matsushita Electric Ind Co Ltd 論理シミュレーション方法
JP2002197133A (ja) 2000-10-17 2002-07-12 Hitachi Ltd 半導体集積回路の設計方法、データ処理システム、データ処理方法、及びアナログ・ディジタル混載集積回路の設計方法
JP2003124321A (ja) 2001-10-18 2003-04-25 Seiko Epson Corp 半導体集積回路及びその設計方法
US7152215B2 (en) * 2002-06-07 2006-12-19 Praesagus, Inc. Dummy fill for integrated circuits
JP2004318316A (ja) 2003-04-14 2004-11-11 Toshiba Solutions Corp 半導体設計支援装置、方法及びプログラム
JP2005267019A (ja) 2004-03-17 2005-09-29 Matsushita Electric Ind Co Ltd 半導体集積回路の設計方法及び設計装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103455691A (zh) * 2013-09-25 2013-12-18 浪潮电子信息产业股份有限公司 一种简化的cct前仿真方法
CN105447222A (zh) * 2014-09-22 2016-03-30 台湾积体电路制造股份有限公司 用于集成电路的工艺变化分析的方法
CN105447222B (zh) * 2014-09-22 2018-09-25 台湾积体电路制造股份有限公司 用于集成电路的工艺变化分析的方法
CN107436965A (zh) * 2016-05-26 2017-12-05 三星电子株式会社 设计集成电路的计算机实现的方法

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