CN101185146B

CN101185146B - 磁性差动感应器及相关方法

Info

Publication number: CN101185146B
Application number: CN2006800190550A
Authority: CN
Inventors: A·M·马克斯
Original assignee: Silicon Laboratories Inc
Current assignee: Silicon Laboratories Inc
Priority date: 2005-03-30
Filing date: 2006-03-29
Publication date: 2012-04-18
Anticipated expiration: 2026-03-29
Also published as: CN101185146A; US20060226943A1

Abstract

提供一种用于集成电路(60)或印刷电路板的用来减小或最小化干扰的方法和设备。电感利用两个或更多个耦合在一起的感应器(10A，10B)形成并且被配置使得电流沿不同的方向流过感应器(10A，10B)，因此至少部分地消除磁场。当设计电路时，可以调整感应器(10A，10B)的结构以及电路的各部分的相对位置以提供最佳干扰或噪声控制。

Description

磁性差动感应器及相关方法

技术领域

本专利文件通常涉及用来减小电路中的干扰的技术，并且更具体的说涉及利用磁性差动感应器减小电路中的干扰的技术。

背景技术

在各种类型的电路中，干扰能随着电路的工作引起问题。因此干扰能使系统设计变得困难。例如，在使用感应器的电路中，感应器能干扰电路中的其它部件。

在移动无线电和电话应用的实例中，对更小和更低成本的装置的需求已经驱动近来的将部件集成为单个IC的研究。例如，利用诸如互补金属氧化物半导体(CMOS)技术的技术，已经努力将射频(RF)收发机集成到单个IC里面。这种类型的集成可能是困难的并且涉及解决几个问题。在RF收发机的实例中，该收发机的电路通常包括对其它部件的干扰敏感的敏感部件。另外，涉及收发机工作的通信标准对收发机的噪声、输出功率、频谱发射等提出了要求。为了满足收发机的要求和可应用标准的要求，存在对用来减小或最小化IC中的部件例如感应器之间的干扰的技术的需求。

发明内容

本发明的设备包括由两个或更多个导电环形成的感应器，其中导电环被设置成使得产生的磁场被至少部分地消除。

本发明的另一个实施例提供减小电路中的干扰的方法，包括利用两个或更多个感应器形成电感，感应器被这样安排使得电流沿差动方向流过感应器，以至少部分地消除从感应器产生的磁场。

本发明的另一个实施例提供最小化集成电路上的电路之间的干扰的方法，包括利用两个或更多个耦合在一起的导电环在集成电路上形成电感。在一个实例中，导电环限定延伸通过导电环的第一轴和垂直于该第一轴的第二轴。在该实例中，该方法包括这样配置导电环以便电流沿相反方向流过这些环中的一些以至少部分地消除从这些环产生的磁场，并且以便在沿第二轴的位置处磁性消除被最大化。配置相对位置的电路以得到期望的磁性消除量。

由附图和下面的详细描述，本发明的其它特点和优点将变得显而易见。

附图说明

本发明借助实例来阐明并且不限于附图中的各个图，其中类似的参考标记指示类似的元件，并且其中：

图1是表示具有单环的感应器的图。

图2示出两个串联耦合的磁性差动感应器。

图3是图2中示出的感应器的等效电路图。

图4A示出两个串联耦合的磁性差动感应器的另一实例。

图4B示出四个串联耦合的磁性差动感应器的实例。

图5示出串联耦合的磁性差动感应器的另一实例。

图6示出串联耦合的磁性差动感应器的另一实例。

图7示出两个并联耦合的磁性差动感应器。

图8是图7中示出的感应器的等效电路图。

图9是示出第一和第二电流环的图。

图10是示出磁性差动感应器和电流环的图。

图11是示出具有与图10中示出的感应器类似特性的单个感应器的图。

图12是串联耦合的磁性差动感应器。

图13是并联耦合的磁性差动感应器。

图14-15示出串联耦合的磁性差动感应器的其它实例。

图16-17示出并联耦合的磁性差动感应器的其它实例。

图18-24示出形成在集成电路上的电路以说明本发明的布局技术。

具体实施方式

利用本发明的技术的IC可以被用于任何期望的应用，包括无线传输系统例如移动或蜂窝式通信装置或其它无线装置。然而要注意的是，本发明可以被用于任何其它希望减小或最小化形成在印刷电路板、IC或任何其它类型的封装上的电路中的干扰的应用。

为了提供用来理解本说明书的上下文，以下描述示出本发明的典型应用的一个实例。这些技术可以用来帮助提供高集成、低成本、低形状因数的RF设备，同时也满足管理RF设备性能的任何可应用标准的需要。在一个实例中，RF设备表现为用于高性能通信系统的RF接收器或收发机。这种设备可以包括执行RF设备的各种功能的各种电路块。在RF收发机中的电路块的实例可以包括数字处理电路、电压控制振荡器(VCO)电路、天线接口电路、传输电路、接收电路等。在RF设备运行期间一些电路块可能易于干扰其它电路块。例如，VCO电路可能包括一个或多个可能干扰另一电路块中的数字电路的感应器。干扰可能由有意环(intentional loop)(例如设计中包含的电感)和寄生环(例如由电路中导体的布线引起的电感)引起。对于正常运行并且满足可应用的规格的RF设备而言，需要将干扰减小或最小化到期望的水平。本发明提供用来克服干扰影响的技术。

在利用本发明的技术形成将要使用的感应器时，理解能够形成电感的多种方法是有帮助的。在期望电感的电路部分中，可以用多种方法提供电感。在一个实例中，可以由一匝或多匝导电环形成感应器。在IC的实例中，感应器可以形成在IC的一个或多个层上。在其它实例中，电感(不管是否期望)可能由用来将装置中的部件连接在一起的导电迹线(trace)的布线引起。

一般而言，具有多匝的感应器被用来增加给定区域的电感或改善感应器的Q(感应器品质因数)。多匝的一个缺点是增加的电阻可能是显著的，减小了感应器的Q。

本发明通过设计电感结构以使得由所述结构产生的磁场被至少部分地消除的方式来处理干扰问题。本发明的一个特征涉及这样配置电感结构使得电感结构起磁性差动感应器的作用。例如，磁性差动电感结构可以采取两个或更多个感应器的形式，所述两个或更多个感应器被配置成使得电流沿相反方向流动(例如在一个感应器中为顺时针方向并且在另一个感应器中为逆时针方向)。由于电流在两个类似的感应器中沿相反方向流动，由电流流过感应器产生的磁场将至少部分地彼此抵消。正如以下详细描述的，存在配置磁性差动电感结构的多种方法。

在一些常规应用中，在不考虑干扰的情况下，感应器设计利用具有一个环的感应器，其中单环提供最期望的特性。本发明利用具有两个差动环的结构，以便减小或最小化噪声和对装置中其它部件的干扰。在其它实例中，可以利用具有两个以上的环的结构，其中配置环的组合以至少部分地消除由全部环产生的磁场。

以下讨论的是两类差动电感结构的实例。差动电感结构的第一实例使用两个串联耦合的感应器，所述两个串联耦合的感应器被配置成使得电流在每个感应器中沿相反方向流动。差动电感结构的第二实例使用两个并联耦合的感应器，所述两个并联耦合的感应器被配置成使得电流在每个感应器中沿相反方向流动。如下所描述的，每种类型的结构具有优于其它类型的优点，取决于具体应用。

当看两个串联耦合的感应器时，首先考虑具有给定电感L和面积A的单环。图1是表示具有带有端子12和14的单环的感应器10的图。图1也示出了感应器10的相对尺寸，其限定感应器10的面积A。流过感应器10的电流I的方向也在图1中示出。图2示出串联耦合在端子12和14之间的第一和第二感应器10A和10B。感应器10A和10B均为感应器10的尺寸的一半。感应器10A和10B可以被看作感应器10在虚线处断开、垂直翻转，并且其末端被结合。如以下再次讨论的，其它类型的串联耦合的环也是可以的。图3是感应器10A和10B的等效电路图，示出该串联连接，和电流流过感应器10A和10B的方向。在图2中示出的配置中，感应器10A和10B以近似8字形的图案设置(其是以下描述的串联耦合的实例)。

由于感应器10A和10B的面积的和等于图1中示出的感应器10的面积，因此端子12和14之间的电感将与感应器10的电感相同。由于增加的导体长度(增加了大约4X，其中X表示长度，并且4X表示长度X的4倍)，感应器10A和10B的总电阻可能稍微大于感应器10的电阻。

因此，紧接着比较图1中示出的单环感应器10与该串联耦合的环10A和10B。首先，电感(一阶)将是相同的。其次，串联耦合的感应器中的Q应该更差一点。最后，本发明利用的特征是在感应器10A和10B中发生的磁性消除。因为由流过感应器10A的电流感应的磁场将与由流过感应器10A的电流感应的磁场相反，因此来自感应器10A和10B的总磁场在相对远离感应器的距离处将至少部分地抵消。磁场消去量取决于例如离磁性差动感应器的距离以及离磁性差动感应器的方向的因素。在下面详细讨论这两个因素。

如上所述，串联耦合环的其它配置是可以的。图4A示出串联耦合的磁性差动感应器的另一个实例。图4A示出串联耦合在端子12和14之间的第一和第二感应器10C和10D。相似于图2中示出的实例，感应器10C和10D均为图1中示出的感应器10的尺寸的一半。图4中示出的实例的等效电路图类似于图3中示出的图。

相似于图2中示出的电感结构，感应器10C和10D的面积的和等于图1中示出的感应器10的面积。因此，端子12和14之间的电感将与感应器10的电感相同。由于增加的导体长度(增加了大约2X)，感应器10C和10D的总电阻可能稍微大于感应器10的电阻。图1中示出的单环感应器10与串联耦合的环10C和10D的比较将类似于以上讨论的比较。首先，电感(一阶)将是相同的。其次，串联耦合的感应器中的Q应该更差一点，但是也许会比图2中示出的实例好。也相似于图2中示出的实例，由感应器10C和10D产生的磁场被至少部分地消除。

如上所述，可以使用任何期望的环数，其中配置环的组合以至少部分地消除由环产生的磁场。在图2和图4A中示出的实例中，示出了两个环。图4B示出串联耦合的磁性差动感应器的另一个实例。图4B中示出的实例包括四个串联环，而不是两个串联环。图4B示出串联耦合在端子12和14之间的四个感应器10C、10D、10E和10F。图4B中示出的实例的等效电路图类似于图3中示出的图，且添加了串联连接的感应器10E和10F。

如果我们假定感应器10C、10D、10E和10F的面积的和是图1中示出的感应器10的面积的两倍，那么，端子12和14之间的电感将是感应器10的电感的两倍。如箭头所指示的，通过感应器10C和10F的电流将沿相同方向流动，且通过感应器10D和10E的电流将沿相反方向流动。因此，相似于上述实例，由感应器10C、10D、10E和10F产生的磁场被至少部分地消除。如所述，可以将与所期望的一样多的环耦合在一起(通过串联和/或并联组合)以获得期望的结果。

图5示出串联耦合的磁性差动感应器的另一个实例。图5示出串联耦合在端子12和14之间的第一和第二感应器10G和10H。在该实例中，感应器10G和10H是圆形的，而不是矩形的。图5中示出的实例的等效电路图类似于图3中示出的图。如果图5中示出的感应器10G和10H的面积的和等于图1中示出的感应器10的面积，那么端子12和14之间的电感将和感应器10的电感相同。相似于上述实例，由感应器10G和10H产生的磁场将至少部分地消除，因为感应器被配置成使得电流I沿相反方向流过感应器10G和10H。

图6示出串联耦合的磁性差动感应器的另一个实例。图6示出串联耦合在端子12和14之间的第一和第二感应器10I和10J。在该实例中，感应器10I和10J均具有六边形形状，而不是矩形形状。图6中示出的实例的等效电路图类似于图3中示出的图。如果图6中示出的感应器10I和10J的面积的和等于图1中示出的感应器10的面积，那么端子12和14之间的电感将和感应器10的电感相同。相似于上述实例，由感应器10I和10J产生的磁场将至少部分地消除，因为感应器被配置成使得电流I沿相反方向流过感应器10I和10J。

差动电感结构的第二实例利用两个并联耦合的感应器，所述两个并联耦合的感应器被配置成使得电流在每个感应器中沿相反方向流动。当看两个并联耦合的感应器时，首先再次考虑具有给定电感L和面积A的单环(例如图1)。图7示出并联耦合在端子20和22之间的第一和第二感应器16和18。在该实例中，感应器16和18均为图1中示出的感应器10的尺寸的一半。感应器16和18可以被看作图1的感应器10在虚线处断开，且电流方向在所述二等分之一中改变。注意，并联耦合环的其它配置也是可以的。图8是感应器16和18的等效电路图，示出该并联连接，以及分别流过感应器16和18的电流I₁和I₂的方向。

由于感应器16和18的环面积的和等于图1中示出的感应器10的面积，并且由于感应器16和18是并联耦合的，因而端子20和22之间的电感大约是感应器10的电感的四分之一。由于增加的导体长度，感应器16和18的总电阻可能稍微大于感应器10的电阻。

因此，紧接着比较图1中示出的单环感应器10与该并联耦合的环16和18。首先，电感将是感应器10的电感的四分之一。其次，与感应器的Q相比，并联耦合的感应器中的Q应该更差一点。最后，本发明利用的特征是在感应器16和18中发生的磁性消除。因为由流过感应器16的电流I₁感应的磁场与由流过感应器18的电流I₂感应的磁场方向相反，因此来自感应器16和18的总磁场将至少部分地抵消。磁场消去量取决于例如离磁性差动感应器16和18的距离以及离磁性差动感应器的方向的因素。在下面详细讨论这两个因素。

为获得与串联组合相同的电感值，并联组合需要更大的环面积，其可以减小磁场消去效应。因此可以看出，对于任何给定的应用而言，任一种类型的电感结构可能优于其它类型。例如，在期望低电感的应用中，并联耦合的磁性差动感应器可以令人满意。在期望较大电感的应用中，串联耦合的磁性差动感应器可以令人满意。如上所述，注意并联耦合环的其它配置是可以的。而且，在本发明的任何给定应用中可以使用串联耦合和/或并联耦合的感应器的任何期望的组合。

如上所述，由磁性差动感应器引起的磁场消去量取决于例如离感应器的距离以及离感应器的相对方向的因素。离感应器的相对方向的影响由以下事实产生：当离两个感应器相同距离时，磁性消除将更有效。为帮助理解怎样最佳地将部件放置在IC或印刷电路板上，理解离感应器的方向的影响是有帮助的。以下是该情况的讨论。

首先，考虑两个电流环怎样彼此影响。图9是示出第一电流环30和第二电流环32的图。电流环30具有半径a₁和面积A₁。电流环32具有半径a₂和面积A₂。环30和32分开距离R。由流过环30的电流引起的磁场通过以下等式示出：

B_{1} (R) = \frac{μ_{0} L}{4 π R^{3}} \cdot π a_{1}^{2} = \frac{μ_{0} I}{4 π R^{3}} \cdot A_{1} - - - (1)

然后互感M₁₂示为：

M_{12} (R) = \frac{B_{1} A_{2}}{I} = \frac{μ_{0}}{4 π} \cdot \frac{A_{1} A_{2}}{R^{3}} - - - (2)

因此，互感可以由以下等式逼近：

M = \frac{μ_{0}}{4 π} \cdot \frac{A_{1} A_{2}}{R^{3}} . - - - (3)

图10是示出串联耦合的感应器34和36的图，相似于上述串联耦合的感应器。注意，为了清楚，图10(以及以下实例中的一些)没有示出端子，但是在实际的装置中将使用与图2中示出的那些类似的端子。感应器34和36均具有面积A1，并且被配置成使得电流沿相反方向流过感应器34和36，如箭头所示。因为磁性消除在到感应器34和36的距离相等的情况下(即在该两个相反磁场相等的情况下)是最佳的，所以在磁性消除最佳的地方限定轴38。在沿轴38的所有点处，到感应器34和36中的每一个的距离是相等的。第二轴40垂直于轴38并且延伸通过感应器34和36的中心。至于磁性消除，沿轴40将发现最少量的磁性消除，因为一个感应器或另一个更靠近，并且因此将不会被另一个完全消除。了解发生磁性消除的最佳或最坏情形方向的情况在设计电路布局时(在下面讨论)是有帮助的。注意电感结构具有很多个环的实例，存在多个具有优良磁性消除的方向。

图10还示出环42，其可以是位于IC或电路板上的其它地方的部件的一部分。如所示，环42沿轴40设置，将轴42放在对感应器34和36的磁性消除最差的可能角度处。知道环42在最差的可能角度处将能计算在不同距离处最差情况的磁性消除的有效性。

在图10中，环42距离感应器34为R₁并且距离感应器36为R₂。利用以上等式(3)，环42与每一个感应器34和36之间的互感差(M_DIFF)由以下等式表示：

M_{DIFF} = \frac{μ_{0}}{4 π} \cdot \frac{A_{1} A_{2}}{R^{3}} \cdot [\frac{R^{3}}{{(R - \frac{ΔR}{2})}^{3}} - \frac{R^{3}}{{(R + \frac{ΔR}{2})}^{3}}], - - - (4)

其中

R = \frac{R_{1} + R_{2}}{2}

(即，感应器34和36与环42之间的平均距离)，并且ΔR＝R₂-R₁(即感应器34和36的中心之间的距离)。

互感差可以表示为：

M_{DIFF} = M \cdot [\frac{R^{3}}{{(R - \frac{ΔR}{2})}^{3}} - \frac{R^{3}}{{(R + \frac{ΔR}{2})}^{3}}] . - - - (5)

对于

\frac{ΔR}{2 R} < < 1,

等式(5)可以表示为：

M_{DIFF} &cong; M \cdot \frac{3 ΔR}{R} . - - - (6)

现在，考虑具有与感应器34和36的和相同面积并且与环42分开距离R的单环。图11是示出具有与感应器34和36的和相同面积的单环44的图。往回参考等式(3)，感应器44与环42之间的互感(M_ONELOOP)可以表示为：

M_{ONELOOP} = \frac{μ_{0}}{4 π} \cdot \frac{2 A_{1} A_{2}}{R^{3}} = 2 M - - - (7)

因此，相对减小可以表示为：

\frac{M_{DIFF}}{M_{ONELOOP}} = \frac{3 ΔR / R}{2} - - - (8)

现在，利用等式(8)并且输入R和ΔR的不同值，可以确定在最坏场合情况(即沿图10中所示的轴40)中磁性消除的有效性。表格I是示出几个距离R的

的值的表格。在表格I中，假定ΔR是300μm，其在利用CMOS技术的应用中是合理的ΔR。

表格I

注意，表格I中的计算是零级计算。还要注意的是，表格I表示最坏情况的消除，并且其它方向将是更好的。尽管在该表中示出的改善可能看起来是小的，但是这些改善可能是显著的。注意，在表格I中示出的实例中，采用相对大的结构(300μm)。对于较小的结构，改善将更深远。而且要注意的是，几个干扰作用取决于互感的第二或第三次幂。在ΔR是300μm的实例中，0.225的比率表示13-20dB的改善，考虑到它是这样大的结构因此这是非常优良的。由表格I中的数据，可以得出的结论是，图10中沿轴40的磁性消除的有效性在更远的距离处改善了。

本发明的一个方面涉及有效和高效的装置布局，例如利用CMOS技术的RF设备。在涉及干扰的情况下，本发明能够使要使用的感应器减小或最小化由感应器产生的磁场。另外，通过了解装置中磁性消除具有最大影响的地方，可以相应地设计装置的部件以在相对于感应器的最佳位置放置干扰部件。此外，通过改变磁性差动感应器的几何形状，最大磁性消除的轴(例如图10中的轴38)可以被移动并且指向期望的方向(在下面描述)。

图12示出串联耦合的感应器50和52，其类似于图10中示出的感应器34和36。感应器50和52均具有面积A₁，并且被这样配置使得电流沿相反方向流过感应器50和52，如箭头所示。因为磁场消除在距感应器34和36中的每一个的距离相等时是最佳的，所以在磁性消除最佳的地方轴38被限定。第二轴40垂直于轴38并且粗略地延伸通过感应器50和52的中心。

图13示出串联耦合的感应器54和56，其类似于图7中示出的感应器16和18。感应器54和56也均具有面积A₁，并且被这样配置使得电流沿相反方向流过感应器54和56，如箭头所示。与前述相似，在磁性消除最佳的地方轴38被限定。第二轴40垂直于轴38并且粗略地延伸通过感应器54和56的中心。图13示出以下讨论的概念中的一些应用于串联和并联耦合的磁性差动感应器，尽管以下实例中的大部分说明串联耦合的感应器。

如上所述，通过改变磁性差动感应器的几何形状，最大消除的轴(轴38)可以被移动并且指向期望的方向。

图14示出串联耦合的感应器50A和52A，其类似于图12中的感应器50和52，但是具有不同的结构。感应器50A和52A均具有与感应器50和52相同的面积A₁，但是具有不同的尺寸。在该实例中，感应器50A和52A沿水平方向(相对于图14中所示的图)被伸长。因为感应器50和52的面积A₁与感应器50A和52A的面积A₁相同，所以电感相同。然而，尽管具有与感应器50和52相同的电感，但是图14中的轴38相对于图12中所示的轴38偏移。与以上实例相似，从沿轴38的任何点到感应器50A和52A的距离都相等(例如从轴38上的点到每个感应器的中心点)。如所示，图14中的轴38相对于图12中所示的轴38的角度是-θ₁度。

图15示出磁性差动感应器的另一实例。图15示出串联耦合的感应器50B和52B，其类似于图12和14中的感应器，但是具有另一种结构。感应器50B和52B均具有与感应器50和52相同的面积A₁，但是具有不同的尺寸。在该实例中，感应器50B和52B沿垂直方向(相对于图15中所示的图)被伸长。因为感应器50和52的面积A₁与感应器50B和52B的面积A₁相同，所以电感相同。然而，尽管具有与感应器50和52相同的电感，但是图15中的轴38相对于图12中所示的轴38偏移。与以上实例相似，从沿轴38的任何点到感应器50B和52B的距离都相等(例如从轴38上的点到每个感应器的中心点)。如所示，图15中的轴38相对于图12中所示的轴38的角度是+θ₂度。图14和15示出可以怎样配置磁性感应差动感应器以使轴38指向任何期望的方向的实例。注意，在所有示出的实例中，感应器可以被配置为镜像，使轴38指向不同象限。

图16示出并联耦合的感应器54A和56A，其类似于图13中的感应器54和56，但是具有不同的结构。感应器54A和56A均具有与感应器54和56相同的尺寸和面积A₁，但是有偏差。因为感应器54和56的面积A₁与感应器54A和56A的面积A₁相同，所以电感相同。然而，尽管具有与感应器54和56相同的电感，但是图16中的轴38相对于图13中所示的轴38偏移。与以上实例相似，从沿轴38的任何点到感应器54A和56A的距离都相等(例如从轴38上的点到每个感应器的中心点)。如所示，图16中的轴38相对于图13中所示的轴38的角度是+θ₃度。

图17示出并联耦合的感应器54B和56B，其类似于图13中的感应器54和56，但是具有另一种结构。感应器54B和56B均具有与感应器54和56相同的面积A₁，但是有偏差。因为感应器54和56的面积A₁与感应器54B和56B的面积A₁相同，所以电感相同。在图17的实例中，感应器54B和56B如前述那样有偏差，而且还具有不同的尺寸。在该实例中，感应器54B和56B沿垂直方向(相对于图17中所示的图)被伸长。如所示，图17中的轴38相对于图13中所示的轴38偏移。与以上实例相似，从沿轴38的任何点到感应器54B和56B的距离都相等(例如从轴38上的点到每个感应器的中心点)。如所示，图17中的轴38相对于图13中所示的轴38的角度是+θ₄度。

磁性差动感应器的结构的前述实例仅仅是示范性结构。也可以使用许多其它结构。例如，可以使用非对称或非等效的感应器对。一个感应器可以形成得与另一感应器不同，或具有不同的面积，以根据需要实现所得到的磁场。在其它实例中，可以使用多组磁性差动感应器来获得期望的电感，同时也获得期望的磁性消除量。而且，正如本领域技术人员将理解的，在图12-17的实例中示出的教导也适用于其它形状和结构的感应器。

了解磁性差动感应器的各种可能结构的磁场特性在设计形成在IC或印刷电路板上的装置的布局中可能有帮助。例如，在集成在IC上的RF设备中，设备的各个部件之间的干扰可能使集成变得困难。利用本发明的技术，可以减小或最小化干扰问题。以下是一些示出可以怎样使用以上讨论的技术处理干扰问题的实例。注意，所讨论的技术适用于任何期望的应用，但是以下讨论的实例在形成于集成电路上的RF设备的背景下讨论。

RF设备，例如RF收发机，可以包括各种模拟和数字电路块。取决于应用、频率、功率级、电路回路面积等，可能出现多种干扰问题。例如，一个或多个用在电压控制振荡器(VCO)电路上的感应器可能引起对位于IC上的其它地方的数字电路的干扰。在一些情况下，利用磁性差动感应器(例如以上讨论的那些)可以解决干扰问题。在其它情形下可能需要调整感应器和整个布局以将干扰降低到最低水平。以下是这些调整的实例。

图18是表示具有几个用在RF设备中的电路块的IC 60的图。图18示出VCO电路62以及其它电路块64、66和68。在IC 60的其它区域中的电路没有示出。如上所述，本发明可以适用于任何期望类型的电路和电路部分。在图18中所示的实例中，假定VCO电路62需要一个或多个电感。而且假定VCO电感易于干扰存在于电路块64、66和/或68中的数字电路。当在IC 60上布设电路块时，用来减小VCO电路62与其它电路之间的干扰的第一技术是安置VCO电路62的位置使其远离干扰所涉及的电路。如果干扰仍旧是问题，那么设置在VCO电路62中的感应器可以是磁性差动感应器，例如上述的那些，以减小干扰量。如果仍旧顾虑干扰，那么可以改变感应器的结构和IC 60的布局以优化该结构。而且要注意的是，可以配置存在于干扰电路中的电感(不管是有意的还是寄生的)以减小干扰量。例如，如果在VCO电路62中的有意的感应器干扰另一电路块中的寄生电感，则磁性差动感应器可以被有意的感应器和寄生电感利用。

图19示出具有例如与图12中所示的感应器类似的磁性差动感应器70的IC 60。注意，感应器没必要按比例描绘，并且被伸长以说明本发明的技术。并且，为了清楚，已经去除了图18中围绕VCO电路62示出的方框。如上所述，假定，即使具有磁性差动感应器70，仍旧关心对电路块中的一个或多个的干扰。如所示，并且正如以上详细描述的，通过感应器70的磁性消除沿轴38最大。

为进一步减小干扰，可以移动电路块和/或感应器70。现在假定VCO 62与电路块64之间的干扰是问题。图20示出根据轴38的位置改变布局的实例。如图20所示，电路块64已经被移动以便它沿轴38(最佳磁性消除的轴)设置。

图21示出改变磁性差动感应器的结构以最小化对电路64的干扰的实例。如所示，以这种方式配置磁性差动感应器70A：轴38指向电路64(例如见图14)，因此减小了VCO电路62与电路64之间的干扰。

现在假定关心的是VCO电路62与电路块64和66之间的干扰。图22示出另一个实例，其中磁性差动感应器的结构以及IC 60的布局被改变以最小化VCO 62与IC 60上的其它电路之间的干扰。图22示出电路块64和66被安置在彼此附近的实例。另外，磁性差动感应器70B被这样配置使得轴38指向电路块64和66。如果对这些块中的一个的关注超过对另一个的关注，那么可以调整(tweak)感应器的结构和/或电路块的位置以便轴38更靠近更关注的电路。在另一个实例中，可以沿轴38安置多个电路块。

图23示出这样的实例：其与图22中所示的实例相同，除了并联耦合的磁性差动感应器70C被用来代替串联耦合的感应器以外。如所示，感应器70C被配置成使轴38指向电路块64和66。

图24示出类似于图21的实例，其中磁性差动感应器的结构被改变以最小化对电路64的干扰。如所示，以这种方式配置磁性差动感应器70A：轴38指向电路64(例如见图14)，因此减小了VCO电路62与电路64之间的干扰。另外，为进一步减小干扰，在电路块64中的寄生电感被配置成具有磁性差动环72。磁性差动环72也被配置使得最佳消除轴38指向磁性差动感应器70A。在另一个实例中，磁性差动感应器的概念可以应用于关注干扰的任何电路。例如，大的数字部件可以被分成两个较小的部件，较小部件中的一个定向与另一个部件相反，以便来自一个部件的磁场至少部分地消除来自另一部件的磁场。类似地，该数字部件也可以被分成四个(或更多个)较小的部件。

在另一个实例中，为帮助消除磁场，可以以磁场被消除的方式设置电路的一个或多个部分。例如，在大的数字驱动器或缓冲器实例中，驱动器电路可以包括两个更小的驱动器电路，其中该两个驱动器电路被设置成彼此的镜像，使得由这些电路产生的磁场被至少部分地消除。类似地，电路可以包括设置在分开的象限中并且以磁场被消除的方式(即以两组镜像的方式)设置的四个电路。在其它实例中，电路可以包括其它数目的电路部分，这些电路部分以获得若干级别的磁性消除的方式设置。这些技术可以用于任何类型的期望磁性消除的电路。

在前面的详细描述中，参考本发明的具体示范性实施例描述了本发明。在不脱离本发明的权利要求所阐明的主要精神和范围的情况下，可以对其进行多种变型和改变。说明书和附图相应地被认为是说明性的而不是限制性的。

Claims

1.一种形成在集成电路上的电路，包括：

由彼此串联连接的第一和第二感应器形成的电感结构，所述电感结构具有第一端子和第二端子；

其中第一感应器包括具有第一末端和第二末端的一匝，第一感应器的第一末端被用作所述第一端子；第二感应器包括具有第一末端和第二末端的一匝，第二感应器的第一末端被用作所述第二端子；第一感应器的第二末端与第二感应器的第二末端结合以便形成导体并且所述第一端子和所述第二端子位于所述导体的相对的两边，使得由第一感应器产生的磁场至少部分地消除由第二感应器产生的磁场。

2.如权利要求1所述的电路，其中通过配置第一和第二感应器使得电流沿相反方向流过第一和第二感应器，由第一和第二感应器产生的磁场被至少部分地消除。

3.如权利要求2所述的电路，其中第一和第二感应器限定延伸通过第一和第二感应器的中心的第一轴，并且限定垂直于第一轴的第二轴，并且其中沿第二轴磁性消除最大。

4.如权利要求3所述的电路，进一步包括形成在集成电路上的数字电路，其中该数字电路沿第二轴安置。

5.如权利要求1所述的电路，其中第一和第二感应器以8字形图案形成。

6.一种减小形成在集成电路上的电路中的干扰的方法，包括：

利用串联连接的第一和第二感应器形成电感结构，所述电感结构具有第一端子和第二端子；第一感应器包括具有第一末端和第二末端的一匝，第一感应器的第一末端被用作所述第一端子；第二感应器包括具有第一末端和第二末端的一匝，第二感应器的第一末端被用作所述第二端子；

将第一感应器的第二末端与第二感应器的第二末端结合以便形成导体并且所述第一端子和所述第二端子位于所述导体的相对的两边，使得电流沿相反方向在第一和第二感应器中流动以至少部分地消除由第一和第二感应器产生的磁场。

7.如权利要求6所述的方法，其中第一和第二感应器均由导电环形成。

8.如权利要求7所述的方法，其中第一和第二感应器的导电环形成8字形图案。

9.如权利要求6所述的方法，进一步包括：

在集成电路上形成数字电路；以及

以相对于第一和第二感应器的距离和角度在集成电路上安置数字电路以在第一和第二感应器与数字电路之间获得期望的互感量。

10.如权利要求6所述的方法，其中第一和第二感应器限定延伸通过第一和第二感应器的第一轴，并且限定垂直于第一轴的第二轴，该方法进一步包括：

在集成电路上提供电路；并且

将该电路安置得最接近第二轴以最小化该电感结构与该电路之间的干扰。

11.一种形成在集成电路上的电路，包括：

由串联耦合在一起的第一和第二感应器形成的电感结构，所述电感结构具有第一端子和第二端子，其中第一和第二感应器限定延伸通过第一和第二感应器的第一轴并且限定垂直于第一轴的第二轴，其中第一感应器包括具有第一末端和第二末端的一匝，第一感应器的第一末端被用作所述第一端子；第二感应器包括具有第一末端和第二末端的一匝，第二感应器的第一末端被用作所述第二端子；第一感应器的第二末端与第二感应器的第二末端结合以便形成导体并且所述第一端子和所述第二端子位于所述导体的相对的两边，使得电流沿相反方向在第一和第二感应器中流动以至少部分地消除由这些感应器产生的磁场，并且使得磁性消除在沿第二轴的位置处最大；以及

形成在集成电路上的数字电路，其中该数字电路在该集成电路上的相对位置被配置以获得期望的磁性消除量。

12.如权利要求11所述的电路，其中第二轴定位在第一和第二感应器之间的中点处。

13.如权利要求11所述的电路，其中该电感结构进一步包括在第一感应器的第二末端与第二感应器的第二末端之间与第一和第二感应器串联耦合在一起的第三和第四感应器，并且其中第一、第二、第三和第四感应器被配置使得由该四个感应器产生的磁场被至少部分地消除。

14.一种最小化集成电路上的RF电路与数字电路之间的干扰的方法，包括：

利用串联耦合在一起的第一和第二感应器在集成电路上形成电感结构，所述电感结构具有第一端子和第二端子；第一感应器包括具有第一末端和第二末端的一匝，第一感应器的第一末端被用作所述第一端子；第二感应器包括具有第一末端和第二末端的一匝，第二感应器的第一末端被用作所述第二端子；第一和第二感应器限定延伸通过第一和第二感应器的第一轴并且限定垂直于第一轴的第二轴；

将第一感应器的第二末端与第二感应器的第二末端结合以便形成导体并且所述第一端子和所述第二端子位于所述导体的相对的两边，使得电流沿相反方向在第一和第二感应器中流动以至少部分地消除由这些感应器产生的磁场，并且使得磁性消除在沿第二轴的位置处最大；以及

配置集成电路上电感结构和电路的相对位置以获得期望的磁性消除量。

15.如权利要求14所述的方法，其中第二轴定位在第一和第二感应器之间的中点处。

16.如权利要求14所述的方法，其中该电感结构利用在第一感应器的第二末端与第二感应器的第二末端之间与第一和第二感应器串联耦合在一起的第三和第四感应器形成，并且其中第一、第二、第三和第四感应器被配置使得由该四个感应器产生的磁场被至少部分地消除。

17.一种最小化形成在集成电路的第一部分中的电感结构与由该集成电路的第二部分中的导电迹线形成的寄生电感之间的干扰的方法，该方法包括：

利用串联耦合在一起的第一和第二感应器在该第一部分中形成电感结构，所述电感结构具有第一端子和第二端子；第一感应器包括具有第一末端和第二末端的一匝，第一感应器的第一末端被用作所述第一端子；第二感应器包括具有第一末端和第二末端的一匝，第二感应器的第一末端被用作所述第二端子；

将第一感应器的第二末端与第二感应器的第二末端结合以便形成导体并且所述第一端子和所述第二端子位于所述导体的相对的两边，使得电流沿相反方向在第一和第二感应器中流动以至少部分地消除由第一和第二感应器产生的磁场；以及

在集成电路的该第二部分中配置一个或多个导电迹线以至少形成第三和第四感应器，以便电流沿相反方向在该第三和第四感应器中流动以至少部分地消除由该第三和第四感应器产生的磁场。

18.如权利要求17所述的方法，其中第三和第四感应器串联连接在一起。

19.如权利要求17所述的方法，其中第三和第四感应器并联连接在一起。

20.如权利要求17所述的方法，其中第一和第二感应器限定延伸通过第一和第二感应器的第一轴并且限定垂直于第一轴的第二轴，以便磁性消除在沿第二轴的位置处最大。

21.如权利要求20所述的方法，其中集成电路上的电路被配置使得寄生电感被安置得最接近第二轴。

22.如权利要求17所述的方法，其中第三和第四感应器限定延伸通过该第三和第四感应器的第一轴并且限定垂直于第一轴的第二轴，以便磁性消除在沿第二轴的位置处最大。

23.如权利要求22所述的方法，其中集成电路上的电路被配置使得形成在集成电路的第一部分中的电感结构被安置得最接近第二轴。

24.如权利要求17所述的方法，其中利用在第一感应器的第二末端与第二感应器的第二末端之间与第一和第二感应器串联耦合在一起的第三和第四感应器形成电感结构，并且其中第一、第二、第三和第四感应器被配置使得由该四个感应器产生的磁场被至少部分地消除。