CN101175282A - 处理装置和处理模块 - Google Patents
处理装置和处理模块 Download PDFInfo
- Publication number
- CN101175282A CN101175282A CNA2007101849364A CN200710184936A CN101175282A CN 101175282 A CN101175282 A CN 101175282A CN A2007101849364 A CNA2007101849364 A CN A2007101849364A CN 200710184936 A CN200710184936 A CN 200710184936A CN 101175282 A CN101175282 A CN 101175282A
- Authority
- CN
- China
- Prior art keywords
- data
- processing
- recorded
- processing module
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/084—Multiuser, multiprocessor or multiprocessing cache systems with a shared cache
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1056—Simplification
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Mobile Radio Communication Systems (AREA)
Abstract
本发明提供了处理装置和处理模块。该处理装置具有主处理模块和多个从处理模块。主处理模块具有主记录单元和记录主记录单元中所记录的数据的一部分的从记录单元。当必须访问记录在主记录单元中的数据时,从处理模块访问主处理模块。当从记录单元中记录了要从一个从处理模块访问的数据时,主处理模块将要访问的数据从从记录单元发送到所述一个从处理模块。在诸如与诸如移动电话的收发机进行通信的基站收发机的处理装置中,实现了装置的总成本的降低和有效的内部通信,并且缩短了总的处理时间。
Description
技术领域
本发明涉及一种包括主处理模块和连接到该主处理模块的多个从处理模块的处理装置,还涉及该处理装置中包括的处理模块。具体地讲,本发明涉及一种处理装置和处理模块,其中该处理装置的高速缓冲存储器的总成本得以降低且该处理装置的总处理速度得以提高。
背景技术
近年来,移动电话业务不断发展,发送和接收诸如声音和图像的大量数据的无线网络正在普及。因此,要求基站收发机能够应对由于移动电话业务的发展和无线网络的普及而引起的通信量增长。随着这种情况的出现,使用由多处理器形成的处理装置作为基站收发机,该多处理器使用具有共享存储器的一个主处理模块和处于主处理模块控制下的多个从处理模块。
图1是概念性地示出常规处理装置的结构的框图。在图1中,标号1000表示用作基站收发机的处理装置。处理装置1000包括一个主处理模块1100和多个从处理模块1200。主处理模块1100和从处理模块1200通过构成为总线拓扑的连接缆线而互连。
主处理模块1100包括CPU 1110和共享存储器1120。每个从处理模块1200都包括CPU 1210、高速缓冲存储器1220以及表示记录在高速缓冲存储器1220中的内容的管理表1230。在每个从处理模块1200中所包含的高速缓冲存储器1220中,记录有主处理模块1100的共享存储器1120中所记录的数据的一部分。
当从处理模块1200需要访问共享存储器1120中所记录的数据时,从处理模块1200通过查阅自己的管理表1230来确定自己的高速缓冲存储器1220中是否记录了所必需的数据。当自己的高速缓冲存储器1220中记录了所必需的数据时,从处理模块1200访问记录在自己的高速缓冲存储器1220中的数据。当自己的高速缓冲存储器1220中没有记录所必需的数据时,从处理模块1200获得通信权(总线使用权),然后访问主处理模块1100,更具体地说,访问记录在主处理模块1100中所包括的共享存储器1120中的数据。该访问结果被反映在所有从处理模块1200的高速缓冲存储器1220中。
例如,日本专利申请特开No.H07-225737中公开了这种系统。
发明内容
在如上所述的常规处理装置中,由于每个从处理模块都具有高速缓冲存储器,所以装置的总成本增加。
此外,在常规处理装置中,为了使记录在主处理模块中所包括的共享存储器中的数据与记录在从处理模块中所包括的高速缓冲存储器中的数据一致,必须将主处理模块的共享存储器中的数据变化结果同时反映在从处理模块的高速缓冲存储器中,以致连接被限于其中多个从处理模块通过一条总线多连接的总线拓扑。此外,在总线拓扑中,因为电气条件的限制,可以连接到主处理模块的从处理模块的数量受到限制,且当总线上发生异常时,会造成所有通信都无法进行。
此外,在常规处理装置中,由于多个从处理模块通过总线多连接,所以直到一个从处理模块获得了访问主处理模块的共享存储器的通信权,才读取记录在共享存储器中的数据并释放通信权,该访问结果被反映在从处理模块的高速缓冲存储器中,其他从处理模块不得不等待访问共享存储器。因此,总的处理时间增加。
在常规处理装置中,当多个从处理模块访问记录在主处理模块的共享存储器中的相同数据时,在一个从处理模块访问了该数据并将其结果反映在所有从处理模块的高速缓冲存储器中之后,等候访问该数据的其他处理模块才获得通信权。但是,在此情况下,尽管所必需的数据反映在所有从处理模块的高速缓冲存储器中,但是由于新获得通信权的从处理模块访问该主处理模块的共享存储器,因此总的处理时间还是增加了。
鉴于这种情况提出本发明,其主要目的是提供一种处理装置和该处理装置中包括的处理模块,通过采用其中仅在主处理模块中设置通常设置在每个从处理模块中的高速缓冲存储器的结构,可以实现装置的总成本的降低,无需在每个从处理模块中都设置高速缓冲存储器。
本发明的另一目的是提供一种处理装置和该处理装置中包括的处理模块,其中不仅可以形成总线拓扑而且可以形成星形拓扑,因此与形成总线拓扑时相比较,可以增加大量的从处理模块,可以构建与形成总线拓扑时相比对通信故障更有抵抗力的系统,并且与形成总线拓扑时不同,即使在一个从处理模块访问主处理模块时,总线也不被独占,从而可以实现有效的内部通信。
本发明的另一目的是提供一种处理装置,其中,由于从处理模块访问主处理模块的处理速度高的从记录单元,因此可以缩短总的处理时间。
本发明的另一目的是提供一种处理装置,其中,由于无需将主处理模块的主记录单元中的数据反映在多个从处理模块的高速缓冲存储器中,因此可以缩短总的处理时间。
根据第一方面的处理装置是一种包括主处理模块和连接到该主处理模块的多个从处理模块的处理装置,其特征在于该主处理模块包括用于对处理所需数据进行记录的主记录单元和用于记录该主记录单元中所记录的数据的一部分的从记录单元;每个从处理模块都包括用于在必须访问记录在主记录单元中的数据时访问主处理模块的单元;并且该主处理模块还包括用于当要从所述多个从处理模块中任意一个访问的数据记录在从记录单元中时,将记录在从记录单元中的数据发送到已访问该主处理模块的从处理模块的单元。
根据第二方面的处理装置是第一方面的处理装置,其中所述主处理模块还包括:当要访问的数据未记录在从记录单元中时,将记录在主记录单元中的数据发送到已访问所述主处理模块的从处理模块的单元;以及用于将发送到所述从处理模块的数据记录在从记录单元中的单元。
根据第三方面的处理装置是第一或第二方面的处理装置,该处理装置还包括:记录了与记录在所述从记录单元中的数据相关联的信息的表;以及基于该表中记录的信息,确定对于来自从处理模块的访问,从记录单元中是否记录了要访问的数据的单元。
根据第四方面的处理装置是第一至第三方面中的任意一项的处理装置,其中该处理装置是与收发机进行通信的基站收发机。
根据第一至第四方面的处理装置包括主处理模块和连接到该主处理模块的多个从处理模块。该主处理模块包括用作对处理所必需的数据进行记录的共享存储器的主记录单元和用作记录主记录单元中所记录的数据的一部分的高速缓冲存储器的从记录单元。当必须访问记录在主记录单元中的数据时,以及当要从一个从处理模块访问的数据记录在次记录单元中时,一个从处理模块访问主处理模块,该主处理模块将记录在次记录单元中的数据发送到所述一个从处理模块。
根据第一至第四方面,由于无需在多个从处理模块中的任意一中设置高速缓冲存储器,所以大量设置的从处理模块的结构得以简化,从而可以实现系统的总成本的降低。
此外,根据第一至第四方面,无需将记录在主处理模块中所设置的主记录单元中的数据同时反映在所有多个从处理模块中。因此,由于不仅可以通过形成总线拓扑而且可以通过形成星形拓扑来构造该系统,所以可以增大该系统构成的设计自由度。此外,当通过形成星形拓扑来构造该系统时,由于从不会出现其中总线上发生的通信故障影响所有通信的情况(这种情况在形成总线拓扑时可能会出现),因此可以构造出对通信故障有抵抗力的系统。此外,与形成总线拓扑时不同,从不会发生该总线被来自一个从处理模块的对主处理模块的访问所独占。由于这使得多个从处理模块可以同时访问主处理模块,因此通信的效率增加,并且总的处理时间缩短。
此外,根据第一至第四方面,由于从处理模块访问主处理模块的处理速度高的次记录单元,因此可以缩短总的处理时间。
根据第一至第四方面,由于无需将主处理模块的主记录单元中的数据反映在所有多个从处理模块的高速缓冲存储器中,因此可以缩短总的处理时间。
即使数据未记录在从记录单元中,第二方面的处理装置也可以通过使用记录在主记录单元中的数据来继续处理并更新次记录单元的记录内容。
第三方面的处理装置通过使用记录了与次记录单元中记录的数据相关联信息的表可以容易地确定要访问的记录单元。
第四方面的处理装置可以被用作与诸如移动电话的收发机进行通信的基站收发机。
根据第五至第八方面的处理模块,可以实现如上所述的第一至第四方面的处理装置的主处理模块。
通过以下结合附图的详细说明,本发明的上述及其他目的、特点将更明了。
附图说明
图1是概念性地示出常规处理装置的结构的框图;
图2是示出使用本发明的处理装置的通信系统的结构示例的框图;
图3是示出根据本发明的处理装置的结构示例的框图;
图4是概念性地示出根据本发明的处理装置中所包括的模块的结构示例的框图;
图5是示出在根据本发明的处理装置中所包括的主处理模块和从处理模块之间执行的处理示例的顺序图;
图6是示出根据本发明的处理装置中所包括的主处理模块的处理示例的流程图;
图7A至7F是示出本发明的处理装置中所包括的主处理模块的命中确定(hit determination)示例的说明图;而
图8是概念性地示出根据本发明的处理装置中所包括的模块的结构示例的框图。
具体实施方式
下面将基于示出了其优选实施例的附图来详细描述本发明。图2是示出使用本发明的处理装置的通信系统的结构示例的框图。
在图2中,标号1表示本发明的处理装置。处理装置1充当与诸如移动电话的收发机2进行通信的基站收发机(BTS)。处理装置1包括通过天线与收发机2进行通信的无线设备(RE)10和对无线设备10进行控制的无线设备控制器11。无线设备10和无线设备控制器11通过诸如光缆的通信缆线而连接。此外,无线设备控制器11具有容纳了多个模块的架子,并通过激活这些模块来实现各种功能。
处理装置1通过无线网络控制器(RNC)3连接到诸如多媒体处理装置(MPE)4和移动多媒体交换系统(MMS)5的各种设备和系统。
图3是示出根据本发明的处理装置1的结构示例的框图。这里,图3示出了处理装置1中所包括的无线设备控制器11的架子。
该架子具有诸如槽110的各种机构,容纳了实现各种功能的各种卡型模块,用于控制电力分配的断路器111以及断开和闭合这些模块与另一装置之间发送和接收的信号路径的开关112。槽110中容纳的模块的例子包括TRIF卡、无线信号纠错(BB)卡、扩展(SPRD)卡、处理器(CP)卡、文件加载(FLD)卡、高速(HWY)卡以及SV卡。作为实现它们各自功能的模块,根据吞吐量或重要性来使用一个或多个模块。当使用多个模块来实现一个功能时,可以将处理内容分给这些模块,或者可以采用其中某些模块被用作紧急模块的冗余结构。
SV卡充当执行诸如对其他模块的工作状态进行监视、管理和控制的各种处理的主处理模块。SV卡连接到诸如处理器卡、高速卡以及文件加载卡的从处理模块,并且针对从处理模块收发各种信息。
图4是概念性地示出根据本发明的处理装置中所包括的模块的结构示例的框图。在图4中,标号5表示SV卡所充当的主处理模块。诸如处理器卡、高速卡以及文件加载卡的从处理模块6通过构成总线拓扑的接线缆线连接到主处理模块5。
主处理模块5包括:控制单元50,如控制整个模块的CPU;用作共享存储器的主记录单元51,用于存储主处理模块5本身和从处理模块6进行处理所必需的的数据;用作高速缓冲存储器的从记录单元52,用于记录主记录单元51中所记录的数据的一部分;用于记录与记录在主记录单元51和从记录单元52中的数据相关联的信息的管理表53;以及通过内部总线连接到从处理模块6的连接单元54。
控制单元50包括把基于来自从处理模块6的访问的指令作为队列来管理的先进先出(FIFO)格式的寄存器50a。控制单元50将基于接收到的访问的“读取”的指令作为队列记录在寄存器50a中,并按它们被接收的顺序来执行该指令。管理表53中记录有多种信息,如表示与记录在主记录单元51中的数据以及该数据的条件相关联的记录位置的存储器地址,以及表示与记录在从记录单元52中的数据以及该数据的条件相关联的记录位置的存储器地址。可以按照将数据划分为分别与从处理模块6相关联的组的方式来记录从记录单元52中记录的数据。
每个从处理模块6都包括诸如控制整个模块的CPU的控制单元60和通过内部总线连接到主处理模块的连接单元61。
接下来将描述本发明的处理装置1中所包括的模块的处理。图5是示出在根据本发明的处理装置中所包括的主处理模块5和一个从处理模块6之间执行的处理的示例的顺序图。
当一个从处理模块6需要通过控制单元60的控制来访问记录在主处理模块5的主记录单元51中的某些数据时,作为对主处理模块5的访问,从连接单元61发送要求发送所必需的数据的数据请求(S101)。在步骤S101,当该数据请求自从处理模块6发送到主处理模块5时,发出了该数据请求的从处理模块6独占了内部总线。
通过控制单元50的控制,主处理模块5接收连接单元54的数据请求作为来自从处理模块6的访问。主处理模块5从主记录单元51或从记录单元52中提取该数据请求所指定的数据(S102),并从连接单元64将所提取的数据发送到发出了数据请求的从处理模块6(S103)。在步骤S102,当在完成数据请求的接收之后仅由主处理模块5执行该处理时,从独占情形中释放内部总线。但是,在步骤S103,当从主处理模块5向发出该数据请求的从处理模块6发送数据时,发出该数据请求的从处理模块6再次独占内部总线。
通过控制单元60的控制,发出该数据请求的从处理模块6通过连接单元61接收从主处理模块5发送的数据,并基于所接收的数据进行处理。
图6是示出本发明的处理装置1中所包括的主处理模块5的处理示例的流程图。图6中所示的流程图描绘了主处理模块5在图5的步骤S102处的处理。
通过控制单元50的控制,主处理模块5从发出该数据请求的从处理模块6接收该数据请求(S201),并通过查阅记录在管理表53中的信息,确定从记录单元52中是否记录了要从发出该数据请求的从处理模块6访问的数据(S202)。
如果在步骤S202确定为从记录单元52中记录了要访问的数据(S202:是),则主处理模块5通过控制单元50的控制从从记录单元52中提取要访问的数据(S203),并从连接单元54将所提取的数据发送到发出该数据请求的从处理模块6(S204)。
如果在步骤S202确定为从记录单元52中未记录要访问的数据(S202:否),则主处理模块5通过控制单元50的控制,将基于接收到的数据请求的指令作为队列记录在寄存器50a中(S205)。按照被记录的顺序来读取并执行记录在寄存器50a中的指令。
然后,通过控制单元50的控制,主处理模块5读取与记录在寄存器50a中的数据请求相关联的指令(S206),并再次确定与所读取的数据请求相关联的数据是否记录在从记录单元52中(S207)。这样作是因为存在这样的可能性,即在从该指令被记录到寄存器50a中到该指令在步骤S205和S206被读取的时段中,记录在从记录单元52中的内容可能发生改变。
如果在步骤S207确定为从记录单元52中记录了要访问的数据(S207:是),则主处理模块5进行到步骤S203的处理,并通过控制单元50的控制按如上所述的类似方式进行步骤S203以及后续步骤的处理。
在步骤S207,如果在步骤S207确定为从记录单元52中未记录要访问的数据(S207:否),则从主记录单元51中提取要基于该数据请求而访问的数据(S208),并从连接单元54将所提取数据发送到发出该数据请求的从处理模块6(S209)。然后,将发送到发出该数据请求的从处理模块6的数据记录在从记录单元52中(S210),并对管理表53进行更新,从而可以反映出记录内容(S211)。通过在步骤S210将数据记录在从记录单元52中,可以提高从记录单元52(为高速缓冲存储器)的命中率。由于新数据被记录在从记录单元52中,因此可能存在必须删除某些数据的情况。在此情况下,基于诸如在过去每个数据段何时被访问以及被访问了几次的历史来选择要删除的数据。
图7A至7F是示出本发明的处理装置中1中所包括的主处理模块5的命中确定的示例的说明图。图7A至7F示出了图6的步骤S202和S207的确定的具体例子。
通过查阅管理表53,主处理模块5能够识别记录在从记录单元52中的数据与主记录单元51的记录该数据的存储器地址之间的关系以及该数据请求所请求的数据与主记录单元51的记录有该数据的存储器地址之间的关系。因此,主处理模块5能够确定所请求的数据是否记录在从记录单元52中,即,通过比较存储器地址来进行命中确定。
在图7A至7F中,将与数据请求所请求的数据相关联的地址范围指定为范围A,而将与记录在从记录单元52中的数据相关联的地址范围指定为范围B。在图7A至7F中,高阶地址在下侧示出,而低阶地址在上侧示出。
作为情况1,图7A示出了范围A的上限地址位于范围B的下限地址下面的情况。情况1导致未命中,因为所请求的数据与记录在从记录单元52中的数据彼此完全不一致。因此,主处理模块5确定为所请求的数据未记录在从记录单元52中。
作为情况2,图7B示出了范围A的下限地址位于范围B的下限地址下面,范围A的上限地址位于范围B的下限地址上面,并且范围A的上限地址位于范围B的上限地址下面的情况。情况2导致未命中,因为尽管所请求的数据与记录在从记录单元52中的数据部分地一致,但是无法从该从记录单元52中提取所有数据。因此,主处理模块5确定为所请求的数据未记录在从记录单元52中。
作为情况3,图7C示出了范围A的下限地址位于范围B的下限地址上面,范围A的上限地址位于范围B的下限地址下面,并且范围A的上限地址位于范围B的上限地址上面的情况。情况3导致未命中,因为尽管所请求的数据与记录在从记录单元52中的数据部分地一致,但是无法从该从记录单元52中提取所有数据。因此,主处理模块5确定为所请求的数据未记录在从记录单元52中。
作为情况4,图7D示出了范围A的下限地址位于范围B的下限地址下面,并且范围A的上限地址位于范围B的上限地址上面的情况。情况4导致未命中,因为尽管所请求的数据与记录在从记录单元52中的数据部分地一致,但是无法从该从记录单元52中提取所有数据。因此,主处理模块5确定为所请求的数据未记录在从记录单元52中。
作为情况5,图7E示出了范围A的下限地址位于范围B的下限地址上面,并且范围A的上限地址位于范围B的上限地址下面的情况。情况5导致命中,因为所请求的数据全部与记录在从记录单元52中的数据一致。因此,主处理模块5确定为从记录单元52中记录了所请求的数据。情况5中还包括范围A的上限地址和范围B的上限地址互相一致以及范围A的下限地址和范围B的下限地址彼此一致的情况。在此情况下,主处理模块5确定为从记录单元52中记录了所请求的数据。
作为情况6,图7F示出了范围A的上限地址位于范围B的上限地址上面的情况。情况6导致未命中,因为所请求的数据与记录在从记录单元52中的数据彼此完全不一致。因此,主处理模块5确定为所请求的数据未记录在从记录单元52中。
尽管在上述实施例中是通过形成总线拓扑来布置处理装置1中所包括的模块,但是本发明不限于此,而是可以形成诸如星形拓扑的各种模式。
图8是概念性地示出根据本发明的处理装置1中所包括的模块的结构示例的框图。图8示出了其中主处理模块5充当所形成的星形拓扑的中心的节点,并且多个从处理模块6通过连接缆线(链路)连接到主处理模块5的模式。通过将处理装置1形成为星形拓扑,从不会发生当在主处理模块5和从处理模块6之间发送和接收信息时,一个从处理模块6独占总线的情况,从而多个从处理模块6可以同时访问主处理模块5。
Claims (8)
1.一种包括主处理模块和连接到该主处理模块的多个从处理模块的处理装置,
其中所述主处理模块包括:
主记录单元,用于对处理所需数据进行记录;和
从记录单元,用于记录所述主记录单元中所记录的数据的一部分;
所述从处理模块中的每一个都包括:
访问单元,用于在必须访问记录在所述主记录单元中的数据时访问所述主处理模块;
并且所述主处理模块还包括:
发送单元,用于当要从所述多个从处理模块中的任意一个访问的数据记录在所述从记录单元中时,将记录在所述从记录单元中的数据发送到已访问所述主处理模块的从处理模块。
2.根据权利要求1所述的处理装置,其中所述主处理模块还包括:
发送单元,用于当要访问的数据未记录在所述从记录单元中时,将记录在所述主记录单元中的数据发送到已访问所述主处理模块的从处理模块;以及
记录单元,用于将已发送到所述从处理模块的数据记录在所述从记录单元中。
3.根据权利要求1或2所述的处理装置,该处理装置还包括:
表,用于记录与记录在所述从记录单元中的数据相关联的信息;以及
确定单元,用于基于记录在所述表中的信息,确定对于来自所述从处理模块的访问,所述从记录单元中是否记录了要访问的数据。
4.根据权利要求1或2所述的处理装置,其中所述处理装置是与收发机进行通信的基站收发机。
5.一种包括在处理装置中并通过连接缆线连接到多个其他处理模块的处理模块,该处理模块包括:
主记录单元,用于对处理所需数据进行记录;
从记录单元,用于记录所述主记录单元中所记录的数据的一部分;以及
发送单元,用于在从所述多个其他处理模块中的任意一个请求了对于记录在所述主记录单元中的数据的访问的情况下,将记录在所述从记录单元中的所述数据发送到进行了所述访问的其他处理模块。
6.根据权利要求5所述的处理模块,该处理模块还包括:
发送单元,用于当要访问的数据未记录在所述从记录单元中时,将记录在所述主记录单元中的数据发送到进行了所述访问的其他处理模块;以及
记录单元,用于将已发送到所述其他处理模块的数据记录在所述从记录单元中。
7.根据权利要求5或6所述的处理模块,该处理模块还包括:
表,用于记录与记录在所述从记录单元中的数据相关联的信息;以及
确定单元,用于基于记录在所述表中的信息,确定对于来自所述其他处理模块的访问,所述从记录单元中是否记录了要访问的数据。
8.根据权利要求5或6所述的处理模块,其中
所述处理装置是与收发机进行通信的基站收发机。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006296911 | 2006-10-31 | ||
JP2006296911A JP2008118184A (ja) | 2006-10-31 | 2006-10-31 | 処理装置及び処理モジュール |
Publications (1)
Publication Number | Publication Date |
---|---|
CN101175282A true CN101175282A (zh) | 2008-05-07 |
Family
ID=39423471
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNA2007101849364A Pending CN101175282A (zh) | 2006-10-31 | 2007-10-30 | 处理装置和处理模块 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7694052B2 (zh) |
EP (1) | EP2056204A3 (zh) |
JP (1) | JP2008118184A (zh) |
CN (1) | CN101175282A (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9894713B2 (en) * | 2013-08-07 | 2018-02-13 | Telefonaktiebolaget Lm Ericsson (Publ) | Method of controlling a base station system |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3528094B2 (ja) | 1994-02-09 | 2004-05-17 | 株式会社日立製作所 | バス利用方法および記憶制御装置 |
US5586297A (en) * | 1994-03-24 | 1996-12-17 | Hewlett-Packard Company | Partial cache line write transactions in a computing system with a write back cache |
JPH07282023A (ja) | 1994-04-06 | 1995-10-27 | Hitachi Ltd | データ転送量可変プロセッサ及びそれを用いたシステム |
JPH0830546A (ja) * | 1994-07-20 | 1996-02-02 | Nec Niigata Ltd | バス制御装置 |
US5920891A (en) * | 1996-05-20 | 1999-07-06 | Advanced Micro Devices, Inc. | Architecture and method for controlling a cache memory |
JPH10207773A (ja) * | 1997-01-27 | 1998-08-07 | Nec Corp | バス接続装置 |
JP2000232457A (ja) * | 1999-02-09 | 2000-08-22 | Kokusai Electric Co Ltd | 無線通信装置 |
US6314491B1 (en) * | 1999-03-01 | 2001-11-06 | International Business Machines Corporation | Peer-to-peer cache moves in a multiprocessor data processing system |
US6449671B1 (en) * | 1999-06-09 | 2002-09-10 | Ati International Srl | Method and apparatus for busing data elements |
US6725307B1 (en) * | 1999-09-23 | 2004-04-20 | International Business Machines Corporation | Method and system for controlling data transfers with physical separation of data functionality from address and control functionality in a distributed multi-bus multiprocessor system |
EP1262875A1 (en) * | 2001-05-28 | 2002-12-04 | Texas Instruments Incorporated | Master/slave processing system with shared translation lookaside buffer |
US7096323B1 (en) * | 2002-09-27 | 2006-08-22 | Advanced Micro Devices, Inc. | Computer system with processor cache that stores remote cache presence information |
US6934299B2 (en) * | 2003-06-06 | 2005-08-23 | Motorola, Inc. | Beacon packet having traffic indicator flag |
JP4882233B2 (ja) * | 2005-01-24 | 2012-02-22 | 富士通株式会社 | メモリ制御装置及び制御方法 |
US7818507B2 (en) * | 2005-04-04 | 2010-10-19 | Sony Computer Entertainment Inc. | Methods and apparatus for facilitating coherency management in distributed multi-processor system |
-
2006
- 2006-10-31 JP JP2006296911A patent/JP2008118184A/ja active Pending
-
2007
- 2007-10-25 EP EP07020897A patent/EP2056204A3/en not_active Withdrawn
- 2007-10-30 CN CNA2007101849364A patent/CN101175282A/zh active Pending
- 2007-10-31 US US11/979,270 patent/US7694052B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20080256277A1 (en) | 2008-10-16 |
EP2056204A2 (en) | 2009-05-06 |
JP2008118184A (ja) | 2008-05-22 |
EP2056204A3 (en) | 2009-12-30 |
US7694052B2 (en) | 2010-04-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN100581172C (zh) | 一种对目的磁盘进行访问的方法和扩展磁盘容量的系统 | |
CN101689133B (zh) | 用于便携式通信终端的数据处理方法和便携式通信终端 | |
CN102576350B (zh) | 高速缓存信息的系统及方法 | |
JP2616455B2 (ja) | 無線モデム | |
CN101488928A (zh) | 一种互联企业群通信设备及互联企业群通信方法 | |
CN107613529B (zh) | 消息处理方法以及基站 | |
CN103401902A (zh) | 一种便携式云存储系统及方法 | |
CN101416159B (zh) | 通信终端、用户数据移动系统及用户数据移动方法 | |
CN109542814A (zh) | 通过pci-express的p2p连接在存储设备之间传输数据的方法和系统 | |
CN103906032A (zh) | 设备到设备通信方法、模块及终端设备 | |
CN115374046B (zh) | 一种多处理器数据交互方法、装置、设备及存储介质 | |
CN104125609B (zh) | 家庭基站系统及其数据访问处理方法 | |
CN103688523A (zh) | 系统、电子装置、通信方法以及通信程序 | |
CN114706531A (zh) | 数据处理方法、装置、芯片、设备及介质 | |
CN1322726C (zh) | 用于通信系统的寻呼控制方法和寻呼控制系统 | |
CN100452907C (zh) | 在用户识别模块和移动终端之间传输数据的方法及其装置 | |
CN101175282A (zh) | 处理装置和处理模块 | |
JP3584747B2 (ja) | 呼制御装置及び方法 | |
CN101997885B (zh) | 一种用户数据调度方法、服务器及数据中心 | |
KR20060134555A (ko) | 복수의 프로세서에 의한 메모리 공유 방법 및 장치 | |
CN109324982B (zh) | 一种数据处理方法以及数据处理装置 | |
KR20070028960A (ko) | 데이터 자동전송 기능이 구비된 이동통신 단말기 및 그동작방법 | |
JP3196107B2 (ja) | データ交換システム | |
KR100287651B1 (ko) | 이동통신 교환기의 히스토리 파일 제어방법 | |
CN114741214B (zh) | 一种数据传输方法、装置及设备 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
WD01 | Invention patent application deemed withdrawn after publication |
Open date: 20080507 |