CN101170122B - 非易失性多位存储器件、其制造方法及其操作方法 - Google Patents

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Abstract

本发明公开了一种存储器件，其可选择性显示第一和第二逻辑准位，其包括：第一导电材料，具有第一表面，且其上有第一存储层；第二导电材料，具有第二表面，且其上有第二存储层；连结导电层，连接第一和第二存储层，且电性接触，其中第一存储层的截面积小于第二存储层的截面积。

Description

非易失性多位存储器件、其制造方法及其操作方法
技术领域
本发明涉及一种非易失性存储器、及其制造方法与操作方法，且特别涉及一种适于建构大尺寸超小型存储系统的器件、及其制造方法与操作方法。
背景技术
随着非易失性存储器件，特别是快闪存储器件，对于稳定度、密集度以及可靠度需求的增加，使得许多不同的器件相继问世。目前有一种非常有用的技术可与动态随机存取存储器(DRAM)匹敌，其存储器单元可以在两种或多种状态之间转变，其各状态具有特征阻抗准位。在状态之间转变的能力，可以轻易转换为显示两种阻抗准位的能力，其可以轻易地等于逻辑值0或1。
目前已有许多的材料可以用于此种存储器应用。其中之一种是称为硫属化合物的材料，其至少具有两个固相。这些材料可以通过施加适合用于集成电路的准位的电流来产生相变。一般非结晶固相(generally amorphous solidstate)的阻值高于一般结晶固相的阻值，其可快速感测指示出数据。这一些特性已经被研究使用来作为可编程阻抗材料，以形成可被读取、写入以及随机存取的非易失性存储器电路。
从非晶相转变到结晶相一般是在低电流下操作。从结晶相改变到非晶相，此处作为重置，一般是在高电流下操作，其包括一个短而高电流密度脉冲以熔化或破坏结晶结构，之后，相变材料很快冷却，终止相变程序，允许至少一部分的相变结构稳定于非晶态。一般都希望能使得相变材料由结晶态转变为非晶态的重置电流的大小愈小愈好。重置电流的大小可以通过减少存储单元中相变材料单元的尺寸来减少，以期能以小的绝对电流值通过相变材料单元，来达到较高的电流密度。
目前发展的方向是在集成电路结构中形成小孔洞，再以少量的可编程化阻抗材料来填充小孔洞。有关小孔洞的发展的专利包括：Ovshinsky于1997年11月11日核准的名称为“具有锥形接触窗的多位单胞存储器单元”的美国专利第5,687,112号；Zahorik等人于1998年8月4日获准的名称为“硫属化合物的存储器件”的美国专利第5,789,277号；Doan等人于2000年11月21日获准的名称为“可控制Ovnic相变半导体存储器件”的美国专利第6,150,253号。
在制造小尺寸元件以及符合大尺度存储器件的严格规格在工艺上所产生的变异，会衍生一些问题。再者，随着电容量的增加，元件尺寸缩小，业界已到达一领域，其受物理限制，如原子尺寸，因而阻碍了未来的发展。因此，需要持续发展一种优选的技术，以在间距减少下增加存储器的效能。
发明内容
本发明是提供一种存储器件及其制造方法，其可以在间距减少下增加存储器的效能。
本发明是提供一种存储器件的制造方法，其可以在间距减少下增加存储器的效能。
本发明是提供一种存储器件的操作方法，其可以在间距减少下增加存储器的效能。
本发明一方面是提供一种存储器件，其可选择性显示第一和第二逻辑准位。其包括：第一导电材料，具有第一表面，且其上有第一存储层；第二导电材料，具有第二表面，且其上有第二存储层；连结导电层，连接第一和第二存储层且电性接触，其中第一存储层的截面积小于第二存储层的截面积。
本发明提供一种选择存储器单元的逻辑状态的方法，此存储器单元延伸至位线b1和b2之间且具有彼此成直角的RRAM单元，此RRAM单元是由L型导电连结构件构成，且其中的第一存储层的截面积小于第二存储层的截面积。此方法包括：在位线b1施加电压V1，并在位线b2施加电压V2，其中电压V1和V2超过各存储器单元的重置电压；以及通过施加选择的准位V1和V2，从第一、第二、第三以及第四存储器单元逻辑准位中选择其一。
本发明又提出一种存储器件，其包括第一导电材料、第二导电材料与连结导电层。第一导电材料，具有第一表面，且其上有第一存储层；第二导电材料，具有第二表面，且其上有第二存储层。第一和第二存储层可选择性显示第一和第二逻辑准位，各逻辑准位相应于该层的已知电性阻抗；连结导电层，连接且电性接触第一和第二存储层。第一存储层的截面积小于第二存储层的截面积。
本发明提出一种存储器件，其包括二插塞、共源极线、导电材料、二第一存储层、二第二存储层、二连结导电层与位线。二插塞，位于基底上。共源极线位于二插塞之间。二字线分别位于各插塞与共源极线之间。导电材料位于共源极线与二字线上方，并与共源极线电性连接。二第一存储层分别位于二插塞的表面上。二第二存储层分别位于第一导电材料的侧壁上，且各第二存储层的截面积大于各第二存储层的截面积。二连结导电层分别连接且电性接触各第一和各第二存储层，分别构成存储器单元。位线电性连接第一导电材料。
本发明又提出一种存储器单元，包括至少一字线、介电层、插塞、共源极线、至少一导电材料、第一存储层、第二存储层、连结导电层与位线。字线位于基底上。介电层位于基底上。插塞与共源极线分别位于字线两侧的介电层中。导电材料，具有一截面，且位于介电层上，与共源极线电性连接。第一存储层位于插塞的表面上并与其电性接触。第二存储层位于于导电材料的截面上并与其电性接触，且第二存储层的截面积大于第二存储层的截面积。连结导电层电性连接第一和第二存储层。位线电性连接导电材料层。
为让本发明的上述内容能更明显易懂，下文特举一优选实施例，并配合所附图示，作详细说明如下：
附图说明
图1绘示如权利要求的存储器单元的实施例。
图2绘示图1所示的元件的电路的示意图。
图3A-3D绘示图1所示的元件可达成的逻辑状态的阻抗值。
图4绘示图1的元件的电压与电流的关系图。
图5绘示图1的元件的电流流动的情形。
图6A-6H绘示图1的存储器件的制造流程的实施例。
附图标记说明
100：实施例
100a、100b：存储器单元
101：下方结构
104：插塞构件
106：字线
108：共源极线
110、112：存储层
118：SiN层
114：阻障层
116：介电材料
118a、118b：阻障层/绝缘层
120：金属层
122：位线
124：介电填充材料
具体实施方式
此种存储单元的多位存储单元、阵列及其制造方法将配合图1至图6H详细说明如下。
图1是绘示具有存储器单元100a、100b的存储单元的实施例100。如同一般实际的存储器单元设计，此处所绘示和讨论的存储器单元只是一个较大存储器电路的一部分，其中存储器单元100a和100b构成存储单元100。存储单元排成阵列以控制其存取，且一个完整的存储单位可能包含十亿个以上的存储器单元。存储器单元以外的电路并非本发明的范围。典型的存储器电路可参照美国专利申请第11/155067号，其名称为“薄膜熔化相变随机存取记体及其制造方法”，申请人与本案者相同，其全部内容通过引用的方式参考。
存储单元100建构于下方结构101之上，其为传统的共源极存储器阵列结构。其架构详细说明如下，但是值得注意的是，其单元是一种面对称环绕于共源极线108的轴心的结构。各半个部分分别相当于单个存储器单元结构。在传统的共源极结构中，各单元结构包括字线106以及插塞构件104。插塞构件104优选的是以耐热金属来形成的，耐热金属例如是钨。其他合适的耐热金属包括Ti、Mo、Al、Ta、Cu、Pt、Ir、La、Ni以及Ru，及其氧化物与氮化物。例如TiN、RuO或NiO则是已知有用的耐热金属。优选的字线106是以多晶硅、金属硅化物或是相似的材料来形成。这一些构件被埋在传统的内层介电层/内金属介电层(ILD/IMD)中。如已知，这些材料尽可能以具有低介电常数者优选，优选的材料是二氧化硅或相似的材料。
在所示的实施例中，覆盖共源极层的结构位于金属层120中心的上方，其可以使用铜金属化。其他的金属，包括铝、氮化钛以及钨为主的材料都是可以采用的。此外，也可以使用非金属导电材料例如是掺杂多晶硅。金属层位于SiN层118之间，分别位于金属层的上方和下方。以下将更详细说明。这三层组件延伸到接近、但未覆盖插塞构件104处。再者，SiN材料并未覆盖金属层。金属层的厚度优选的是介于10至200nm之间，更佳的是约为20nm。两个SiN层的厚度优选的是介于20至100nm之间，更佳的是约为30nm。
在各插塞构件的顶面以及金属层的侧壁分别设置存储层110和112。这些材料层的组成将说明如后。而其形状一般呈扁平状，其厚度范围在2nm至300nm，优选的是约为10nm。
各存储层110、112是以一种采用至少具有两种稳定阻抗准位的材料形成的，此材料称的为电阻式随机存取存储器RRAM材料。目前，已有数种材料被证实可以用于制造RRAM，其说明如后。
硫属化合物族群是一种重要的RRAM材料。硫族元素包括周期表VIA的元素中的氧、硫、硒、碲四种元素中任何一种。硫属化合物包括硫族元素和阳电性(electropositive)的元素或自由基的化合物。硫属化合物合金包括硫属化合物和其他材料例如是过渡金属的组合物。通常硫属化合物合金包括一种或多种周期表的元素，例如锗和锌。通常，硫属化合物合金包括锑(Sb)、镓(Ga)、铟(In)和银(Ag)中一种或多种的组合物。由于硫属化合物可包括两种固态相，且分别具有特征阻抗，可达成双存储的特性，因此，这一些材料称的为“相变”材料或合金。
科技文献中已披露多种相变型存储器材料，其合金包括Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te以及Te/Ge/Sb/S。在Ge/Sb/Te合金族群中，可实施的合金组成的范围非常广。其组成可以TeaGebSb100-(a+b)来表示的。研究人员研究大部分有用的合金中的Te在沉积材料中的平均浓度最好低于70％，典型的是小于60％，通常的范围是约为23％至58％，更佳的是约为48％至58％。Ge在材料中的平均浓度是大于5％，其范围为8％至约为30％，通常是低于50％。优选的是Ge的浓度范围为约为8％至40％。组成物中剩下的主要组成元素是Sb。所述的这一些百分比为原子百分比，其全部组成元素的原子为100％。(Ovshinsky’112专利，第10-11行)。其他的研究人员研究的特定合金包括Ge2SbTe5、GeSb2Te4以及GeSb4Te7。(NoboruYamada，高数据率纪录的Ge-Sb-Te相变光碟片的电位，SPIE第3109期，第28-37页，1997年)。通常，过渡金属例如是铬(Cr)、铁(Fe)、镍(Ni)以及铌(Nb)、钯(Pd)、铂(Pt)及其混合物或合金，可与Ge/Sb/Te结合成一相变合金，其具有防程序化的特性。可以使用的记忆材料的具体实例如Ovshinsky’112专利第11-13行所述，其实例并入本案参考的。
在存储单元的有源通道区的局部范围(local order)中，相变合金可以在第一个结构态和第二结构态之间转换，第一个结构态是一种为一般非晶形固态的材料；第二结构态是一种为一般结晶固态材料。这一些合金至少为双稳态(bistable)。“非晶形”表示有序性相对较低的结构，比单结晶无序，其具有可侦测的特性，如电阻较高于结晶相。“结晶”表示有序性相对较高的结构，比非晶形有序，其具有可侦测的特性，如电阻较低于非晶相。典型的相变材料可以在完全非晶态和完全结晶态之间的整个光谱的局部范围的不同的可侦测的状态之间转换。改变非晶相和结晶相所影响的材料的其他特性包括原子的排列；自由电子的密度以及活化能。材料可转换到不同的固相，或转换到两个或更多个固相，提供介于完全非晶态和完全结晶态之间的灰阶。其材料的电性也随的而改变。
相变合金可通过施加电脉冲(electrical pluses)而由一个相态改变到另一个相态。短而高振幅的脉冲可以使得相变材料改变为一般的非晶态。长而低振幅的脉冲可以使得相变材料改变为一般的结晶相。短而高振幅的脉冲如果够高则足以打断晶体结构的键；如果够短则可以避免原子再结晶成结晶态。适当的脉冲轮廓可以依据经验或模拟(Modeling)来决定的，并且具体施加于特定的相变合金。在以下的内容中，相变材料以GST来表示的，而其他种类的相变材料也是可以使用的。此处用于PCRAM的材料为Ge2Sb2Te5。
本发明的其他实施例，也可以使用其他的可编程阻抗材料。其中之一种材料是超巨磁电阻(CMR)阻抗材料，其可以在磁场存在下，大幅改变阻抗的准位。这一些材料通常是锰型钙钛矿氧化物(perovskite oxide)，且在一定范围的磁场下可改变其阻抗。应用于RRAM时，其优选的化学式为PrxCayMnO3，其中x∶y＝0.5∶0.5，或是其他的组成为x：0～1；y：0～1。其他的CMR材料包括Mn的氧化物也是可以被使用的。
其他的RRAM材料是二元素化合物，例如NixOy、TixOy、AlxOy、WxOy、ZnxOy、ZrxOy、CuxOy等，其中x∶y＝0.5∶0.5。或是，其他的组成x：0～1；y：0～1。或者，也可以使用掺杂的聚合物，其掺杂例如是铜、C60、银，其聚合物例如是7，7，8，8-四氰基对醌二甲烷(TCNQ)、[6，6]苯基C61丁酸甲脂(PCBM)、TCNQ-PCBM、Cu-TCNQ、Ag-TCNQ、C60-TCVQ、掺杂其他金属的TCNQ，或是其他任何具有双稳态或多稳态阻抗态且可以以电脉冲控制的聚合物材料。
覆盖金属层的阻障层，其在所示的实施例中为L型层。此层必须具有三种特性。第一，与下述的变化材料具有绝佳的粘着性。第二，良好的电导电性；第三，扩散阻障特性，特别是在升温的操作温度下，对于金属例如是插塞材料或是金属材料具有良好的阻挡扩散的特性。这些膜层优选的材料是TiN或TaN。或者，阻障层可以是TiAlN或TaAlN，或是还包括一种或多种的元素，其选自Ti、W、Mo、Al、Ta、Cu、Pt、Ir、La、Ni以及Ru，及其组合所组成的族群。优选的阻障层是横越过插塞构件的宽度并向上延伸至金属层的表面，优选的是完全覆盖金属层110和112。
介电材料层116覆盖阻障层114，其可采用介电填充材料，且可选自内层介电层124的材料。此膜层作为自对准阻障层114的间隙壁，以图6E更清楚说明。
内金属介电层124包覆存储单元，优选的包括二氧化硅、聚酰亚胺、氮化硅或其他的介电填充材料。在实施例中，此层是经过平坦化，优选的是以化学机械抛光工艺进行平坦化工艺，以提供一个平坦的表面来进行下层材料层的沉积工艺。
位线122位于内金属介电层的顶面，其延伸到内金属介电层中，以通过介层窗123连接金属层120。此层可与存储器电路的其他部分接触，如本领域的技术人员所知，在此不在赘述。此构件可以采用已知的任何一种材料来形成。在一实施例中，位线的材料是Ti化合物，例如是TiN，或n+多晶硅，或是包含钛层的多层材料，例如是TiN/W/TiN三层材料，或是相似结构TiN/Ti/Al/TiN材料。
图1的结构的等效电路可以图2来表示。两个电阻R1和R2串接，介于位线BL1和BL2之间。施加于位线的电压分别以Vb1、Vb2来表示的。两个电阻R1和R2的压降为V1和V2。因此两个位线之间的压降为Vb2-Vb1，其等于V1+V2。如图所示，RRAM单元R1的面积小于单元R2的面积，因此，阻抗R1会大于R2。
表1状态/值
  R1   R2   存储单元值
  重置   重置   0
  R1   R2   存储单元值
  重置   设定   1
  设定   重置   2
  设定   设定   3
RRAM的状态组合，及其存储单元值的结果，如表1所示。存储单元值对应相对的所有的阻抗值。值得注意的是，表1所示的实施例采用“small-endian”结构。也就是，最后单元是最低有效位数字(LSD)，第一单元是最高有效位数字(MSD)。其他的实施例则可以采用“big-endian”模式，其数字是相反的，以下所述的程序是相同的，但是两存储器单元是相反的。
各存储单元状态的关系绘示于图3A-3D。图3A绘示具有第一存储单元单元112和导电阻障层114以及第二存储器单元110的存储单元。在此，两单元均在重置状态，具有低阻值。若是R表示较大RRAM单元112的阻值，其他单元110的阻值相对于单元112为定值f。在所示的实施例中，单元110的阻抗高于单元112，因此，定值f大于1，但在其他的实施例中，可以相反的方式来说明。f值决定了元件的操作的空间，亦即，可允许的阻值变化量。元件运作时，f值足以进行2位操作。
如上所述，在图3A-3D的实施例中显示尺寸不同的两个RRAM单元产生不同阻抗的结果。其中，较小的单元具有较高的阻抗。在其他的实施例(未绘示)中，两个单元可以采用不同的材料来产生具有同样差异的阻抗。两个实施例之间的结构差异不影响其彼此关系的描述，但差异仍以定值f来表示。在此实施例中，两个RRAM单元的厚度大致相同(详细说明如后)，但宽度不同，以产生不同的阻抗。
两个RRAM单元串接，因此，整个存储单元的阻抗可以表示成R+fR或(1+f)R。
将低阶单元112转变为具有较高阻抗准位的设定状态，如图3B所示。在此，阻抗准位以定值n的比例增加。不同材料具有不同的定值，依特定的化合物或可选择的特性而定，但给定材料的重置和设定状态的关系如图3B图所示，可以以R→nR来表示。因此，图3B所示的状态可以表示成fR+nR或是(n+f)R。
同样地，图3C表示RRAM单元110转变为设定状态；而单元112维持在重置状态的结果示意图。在所示的实施例中，两个单元是以相同的材料形成，定值n表示设定和重置状态的差值，可以以nfR表示其阻值。其可以(1+nf)R来表示存储单元的阻值。
最后，图3D绘示RRAM单元112和110转变为设定状态的结果，产生R→nR以及fR→nfR转变。其状态可表示为nR+nfR，或n(1+f)R。
这四个存储单元值的关系可以下表2来表示。
表2存储单元值的关系
    关系   存储单元值
    (1+f)R   0
    关系   存储单元值
    (n+f)R   1
    (1+nf)R   2
    n(1+f)R   3
值得注意的是，n值和f值分别选择在n＝100以及f＝2。这些值可产生表1所示的所有阻值3R、102R、210R以及300R。
在位线BL1和BL2施加电压，可将存储单元设定在所需值(图2)。四个电压值全部足以达成表1所有的可能值。本领域的技术人员可知，实际电压有多种可能。在一实施例中，采用两个正电压(相对于Vb1在Vb2的测量是正值)以及两个负电压，其所得的电压表示为VHIGH、VLOW、-VHIGH和-VLOW。所施加电压的绝对值与存储器单元的特性有关，其相关的特性包括所使用的材料和尺寸。在所示的实施例中，有效的高值为3.3伏特，低值为1.5伏特。
首先，最关键的程序是一般重置(RESET)，其可使两个RRAM单元转为重置状态，产生存储单元值0。此程序如下表3所示。
表3全部转变为重置
单元状态 存储单元     动作 单元状态 存储单元
   M1     1     3   |V1|＞V<sub>RESET</sub>     0     0
   M2     1   |V2|＞V<sub>RESET</sub>     0
(Vb2-Vb1)＝-VHIGH
如所示，进行这种转变的合适电压为-VHIGH，其可使得V1和V2的压降绝对值分别超过重置值。在重置状态的两个RRAM单元，其存储单元全部的值为0。
重置的状态是所有进一部操作的起始点。由于中间态之间的转换可能发生不可预期的结果，因此，优选的是将单元回复到重置状态，作为改变状态的操作的第一个步骤。
相反的状态的存储单元值为3，如下表4所示者。
表4 0～3的转变
单元状态 存储单元     动作 单元状态 存储单元
  M1     0     0    V1＞V<sub>SET</sub>     1     3
  M2     0    V2＞V<sub>SET</sub>     1
(Vb2-Vb1)＝VHIGH
此处所施加的VHIGH电压，足以使得两个单元产生超过VSET的压降。当两个单元在设定状态时，存储单元值为二位11或3。
产生存储单元值2的程序如下表5所示。
表5  0～2的转变
单元状态 存储单元     动作 单元状态 存储单元
  M1     0     0    V1＞V<sub>SET</sub>     1     2
  M2     0    V2＜V<sub>SET</sub>     0
(Vb2-Vb1)＝VLOW
在此设定状态下，压降V1大于产生设定状态所需要的压降，因此，R1是在设定状态，但压降V2小于设定的需求，留下的单元则是在重置状态。R1在设定状态，而R2在重置状态的结果，将使得存储单元值为两位元01或2。
下表6为产生存储单元值为1的例示。达到1值，是比其他的转变困难的。显而易见的是，假设一开始有两个单元在重置，施加足以在V2产生设定状态的电压也必须设定为V1，所得到的值为3，而不是1。解决的方法是让存储单元回到完全设定状态，如上表3所示。然后，再从存储单元值3开始，施加-VLOW的电压，足以在R1，而非R2产生重置，产生存储单元值为双位元01或1。
表6  转变为3-1
单元状态 存储单元     动作 单元状态 存储单元
  M1     1     3  |V1|＞V<sub>RESET</sub>     0     1
  M2     1  |V2|＜V<sub>RESET</sub>     1
(Vb2-Vb1)＝-VLOW
图1的存储单元的电压电流特性如图4所示。在图中，有两条曲线，其一是从重置到设定的转变；其二是想反的情况。
所得到的流经存储单元100的电流流动的情形如图5所示。为清楚起见，仅以其中一个单元来说明的。如箭头所示，电流由下方的电路经由插塞构件104流到存储器单元。然后，电流再通过存储层110、阻障导电层114以及第二存储层112。当然，如以上所说明，依照各个存储层的阻抗状态，电流量是规则的。然后，电流会通过金属层120，并且经由位线122向外流到存储器电路。
依照以上所述的原理，存储单元的制造方法的实施例如图6A-6H所示。请参照图6A，以传统的方法形成下层结构101，具体的结构如上所述。为使以下的说明更为清楚起见，在以下图示中的下层结构的构件中相同符号不再重复标示。
图6B绘示沉积两阻障层/绝缘层118a和118b以及位于其中的金属层120。此工艺优选的是采用传统的化学气相沉积技术来施行的。然后，以已知的技术进行图案化与修整，以形成图6C所示的结构。
图6D绘示形成RRAM单元112和110。各RRAM单元的形成方法是分别将金属层120的材料以及插塞单元104氧化。优选的，是使用等离子体氧化工艺，以可变比例的氧气和氮气的混合气体作为气体源。已知此工艺可以采用直接或是间接法，后者在微波产生器中产生下流(downstream)等离子体，再以导波器将其注入反应腔室中。在任一情况下，所需要功率范围是800至3000瓦特，对于直接工艺来说，腔室的压力范围是10至500托；对间接工艺来说，腔室的压力范围是1000至3000托。如上所述，氧气和氮气的比例可以是1∶1至100％的氧气，优选的是9∶1。腔室温度范围是从室温至摄氏250度，优选的是摄氏200度。工艺的时间与氧化的金属的厚度有关，优选的是约为400秒。
此工艺可形成两个RRAM单元，其呈L型图案，如图6E所示。这一些构件的实际尺寸与金属层120以及插塞构件104的尺寸有关，这是因为这些构件是在该处进行氧化而成的。此构件的厚度与氧化或其他的工艺有关，如已知所知者。
RRAM单元之间通过导电层114来电性接触，导电层114呈L型，其覆盖第一RRAM单元110并且在第二方向上(优选的是相对于第一方向大约呈90度)覆盖第二RRAM单元112，导电层114可以采用此领域的任何的已知材料来形成。在一实施例中，导电层以Ti化合物形成，例如是TiN或是n+多晶硅，或是以多层材料形成而成，例如是TiN/Ti/Al/TiN材料。
L型层，如导电层114，可以采用已知所知的任何一种方法来沉积。在一实施例中，是将共形的导电材料沉积在整个阻障层/金属层118/120结构上。然后，再将一层氧化材料116沉积在阻障材料上。接着，在氧化材料116中覆盖L型层114上方涂上光致抗蚀剂材料，然后，利用两步骤蚀刻程序移除氧化材料以及阻障材料。这两个蚀刻步骤均可以采用反应性离子蚀刻程序来进行各向异性蚀刻。优选的氧化物的蚀刻步骤是采用含氟的化学品，例如是CF4、F4C8等。对于TiN阻障材料来说，优选的是含氯的蚀刻程序，例如是Cl2、BCl3、以及已知的其他含氯化学品。由于各种材料层的材料具有明显差异，因此，优选的是采用终点侦测控制方法，虽然，若是特定材料具有合适的蚀刻速率，也是可以采用时间控制的方式进行蚀刻。值得注意的是，优选的氧化物和TiN被过度蚀刻，以由残留的TiN产生漏电路径。同样地，通过增加各向异性，可确保L型层114的形状，例如是减少腔室的压力、增加等离子体偏压或是调整蚀刻聚合物保护层的蚀刻速率。
在图6F中，存储单元被介电填充材料124包覆。此材料层可以选自用来作为内层介电层/内金属介电层102的材料，或是已知所知道的一些等效材料。介电填充材料优选的是包括二氧化硅、聚酰亚胺、氮化硅或其他的介电填充材料。在实施例中，此介电填充材料包括对热和电具有相对优选绝缘特性者，以达到对桥接的热和电绝缘。
图6G和6H描述连结构件的形成，其电性连接到存储单元下方的电路部分。首先，请参照图6G，在介电材料124中形成介层孔121，此介层通道由介电层的上表面经由阻障/绝缘层118延伸至与金属层120接触。
综上所述，虽然本发明已以优选实施例披露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附的权利要求所界定者为准。

Claims (15)

1.一种存储器件，包括：
第一导电材料，具有第一表面，其上有第一存储层，该第一存储层至少具有两种稳定阻抗准位；
第二导电材料，具有第二表面，其上有第二存储层，该第二存储层至少具有两种稳定阻抗准位；以及
连结导电层，连接该第一和该第二存储层且电性接触，该连结导电层为L型构件，使得该第一存储层与该第二存储层彼此成直角，
其中该第一存储层的截面积小于该第二存储层的截面积。
2.如权利要求1所述的存储器件，其中该存储器件的逻辑准位选自第一、第二、第三以及第四逻辑准位。
3.一种选择存储器单元的逻辑状态的方法，该存储器单元延伸至一第一位线和一第二位线之间且具有彼此成直角的一第一RRAM单元与一第二RRAM单元，该第一RRAM单元与该第二RRAM单元被L型导电连结构件所连接，该第一RRAM单元的截面积小于该第二RRAM单元的截面积，该第一RRAM单元具有两种稳定阻抗准位，该第二RRAM单元具有两种稳定阻抗准位，该方法包括：
在该第一位线施加一第一电压，并于该第二位线施加一第二电压，使得该第一RRAM单元的压降的绝对值超过该第一RRAM单元的重置电压，且该第二RRAM单元的压降的绝对值超过该第二RRAM单元的重置电压，从而该存储器单元的存储单元值为0；以及
进一步通过施加选择的该第一电压的准位与选择的该第二电压的准位，以让该存储器单元从存储单元值1、2和3中选择其一。
4.如权利要求3所述的选择存储器单元的逻辑状态的方法，其中通过施加电压在该第一位线与该第二位线，该第一RRAM单元的压降超过该第一RRAM单元的设定电压，且该第二RRAM单元的压降超过该第二RRAM单元的设定电压，使得该存储器单元的存储单元值由存储单元值0改变为存储单元值3。
5.如权利要求3所述的选择存储器单元的逻辑状态的方法，其中通过施加电压在该第一位线与该第二位线，该第一RRAM单元的压降超过该第一RRAM单元的设定电压，且该第二RRAM单元的压降小于该第二RRAM单元的设定电压，使得该存储器单元的存储单元值由存储单元值0改变为存储单元值2。
6.如权利要求4所述的选择存储器单元的逻辑状态的方法，其中通过施加电压在该第一位线与该第二位线，该第一RRAM单元的压降的绝对值超过该第一RRAM单元的重置电压，且该第二RRAM单元的压降的绝对值小于该第二RRAM单元的重置电压，使得该存储器单元的存储单元值由存储单元值3改变为存储单元值1。
7.一种存储器件，包括：
第一导电材料，具有第一表面，且其上有第一存储层；
第二导电材料，具有第二表面，且其上有第二存储层；
其中各该存储层可选择性显示第一和第二逻辑准位，各该存储层的各逻辑准位相应于各该存储层的已知电性阻抗；以及
连结导电层，连接该第一和该第二存储层，且电性接触，该连结导电层为L型构件，使得该第一存储层与该第二存储层彼此成直角，
其中该第一存储层的截面积小于该第二存储层的截面积。
8.一种存储器件，包括：
至少二插塞，位于基底上；
至少一共源极线，位于该至少二插塞之间；
至少二字线，分别位于各该至少二插塞与该至少一共源极线之间；
导电材料，位于该至少一共源极线与该至少二字线上方，并与该至少一共源极线电性连接；
至少二第一存储层，分别位于该至少二插塞的表面上，该至少二第一存储层分别至少具有两种稳定阻抗准位；
至少二第二存储层，分别位于该导电材料的侧壁上，且各该第二存储层的截面积大于各该第一存储层的截面积，该至少二第二存储层分别至少具有两种稳定阻抗准位；
至少二连结导电层，分别连接且电性接触各该至少二第一和各该至少二第二存储层，分别构成存储器单元，各该连结导电层为L型构件；以及
至少一位线，电性连接该导电材料。
9.一种存储器单元，包括：
至少一字线，位于基底上；
介电层，位于该基底上；
插塞与共源极线，分别位于该字线两侧的该介电层中；
至少一导电材料，具有一截面，且位于该介电层上，与该共源极线电性连接；
第一存储层，位于该插塞的表面上并与其电性接触，该第一存储层至少具有两种稳定阻抗准位；
第二存储层，位于该导电材料的该截面上并与其电性接触，且该第二存储层的截面积大于该第二存储层的截面积，该第二存储层至少具有两种稳定阻抗准位；
至少一连结导电层，电性连接该第一和该第二存储层，且为L型构件；以及
位线，电性连接该导电材料层。
10.一种存储器件的制造方法，包括：
在基底上形成介电层；
在该介电层中形成共源极线与插塞；
在该介电层上形成图案化导电材料层，其未覆盖该插塞但与该共源极线电性连接；
在该插塞的表面上形成第一存储层，该第一存储层至少具有两种稳定阻抗准位；
在该图案化导电材料层的侧壁形成第二存储层，该第二存储层至少具有两种稳定阻抗准位；以及
形成连接该第一存储层与该第二存储层的连结导电层，该连结导电层为L型构件。
11.如权利要求10所述的存储器件的制造方法，其中该连结导电层的形成方法包括：
在该基底上形成材料层，覆盖该图案化导电材料层与该插塞；
该材料层上形成介电材料层；以及
回蚀刻该介电材料层与该材料层，以形成该连结导电层。
12.如权利要求10所述的存储器件的制造方法，还包括在形成该图案化导电材料层之前，在该介电层上形成阻障层，使得该阻障层位于该介电层与图案化导电材料层之间。
13.如权利要求10所述的存储器件的制造方法，还包括在形成该介电层之前，在该基底上形成字线。
14.如权利要求10所述的存储器件的制造方法，还包括在该图案化导电材料层形成之后，在该图案化导电材料层形成位线，与该图案化导电材料层电性连接。
15.如权利要求14所述的存储器件的制造方法，还包括在形成该位线之前，在该图案化导电材料层上形成阻障层。
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