CN101154433A

CN101154433A - 存储系统和该存储系统的操作方法

Info

Publication number: CN101154433A
Application number: CNA2007101514252A
Authority: CN
Inventors: 安德烈亚斯·托伊伯; D·里希特; L·德安布罗吉; 赖纳·施皮尔贝格
Original assignee: Qimonda Flash GmbH
Current assignee: Qimonda Flash GmbH
Priority date: 2006-09-28
Filing date: 2007-09-28
Publication date: 2008-04-02
Also published as: US7783826B2; TW200822142A; DE102006048206A1; US20080082762A1

Abstract

在本发明的一个实施例中，提供了一种操作存储系统的方法，包括同时从多个存储系统中读取数据并通过将多个存储器中的至少一些中读取的数据的数据总线宽度转换成I/O端口的数据总线宽度来以存储系统的I/O端口的输出通道容量从存储系统中输出数据。

Description

存储系统和该存储系统的操作方法

技术领域

本发明总的来说涉及存储系统和该存储系统的操作方法。

背景技术

理想的是构建和操作具有快速读/写入速度和高存储容量的基于芯片的存储系统。

发明内容

在本发明的一个实施例中，提供了一种存储系统的操作方法，包括通过将多个存储器中的至少一些中读取的数据的数据总线宽度转换成I/O端口的数据总线宽度，从存储系统的多个存储器中同时读取数据并以存储系统的I/O端口的输出通道容量从存储系统中输出数据。

附图说明

为了更完全地理解本发明及其优点，下面，将结合附图的下述说明作为参考，其中：

图1是示出了存储系统的第一实施例的实例的框图；

图2是示出了存储系统的第二实施例的实例的框图；

图3是示出了存储系统的第三实施例的实例的框图；

图4A是图2的存储系统的第一存储器的视图，其示出了根据本发明一个实施例的数据划分；以及

图4B是图3的存储系统的多个存储器的视图，示出了根据本发明一个实施例的数据划分。

具体实施方式

在本文中使用的术语的连接和耦合分别用于包括直接和间接的连接和耦合。

图1是示出了存储系统80的第一实施例的一个实例的框图，该存储系统80包括多个非易失性存储器82、84、86和控制多个存储器82、84、86之间数据传送的控制器88以及输入/输出(I/O)端口90或总线。I/O端口90将存储系统80连接到外部部件(未示出)。可以选择多种不同类型的存储元件以构成存储器82、84、86。作为一个实例，存储器82、84、86可以由电阻性存储元件(例如，可编程金属化单元(PMC))和作为另一实例的相变存储元件组成。并不是所有的存储器82、84、86都需要利用在其它存储器中使用的相同类型的存储元件来构成。存储器82、84、86中的一些或全部可以是多级存储器。在本发明的可选实施例中，存储元件可以由诸如浮栅型存储器或陷阱电荷存储器(例如，氮化物只读存储器(NROM))的电荷存储存储器组成。

控制器88以串行方式(即，以顺序方式)控制数据写入存储系统的多个存储器82、84、86中。例如，输入的数据首先从I/O端口90被写到第一存储器82。当正被存储在第一存储器82中的数据量达到预定阈值时，至少一些或许全部存储在第一存储器82中存储的数据从第一存储器82被复制到第二存储器84。该预定阈值表示当第一存储器82接近于满、完全满、或一些其它预定值时的状态。当正被存储在第二存储器84中的数据量达到预定阈值时，至少一些或所有在第二存储器84中存储的数据被写入第三存储器86。如果执行其它的存储器，则可以继续该连续过程直到到达最后的存储器。

存储器82、84、86中的一些或全部可以具有不同的存储容量。完全依据写入序列的每个存储器82、84、86可以具有例如比前一存储器的容量更大的存储容量。例如，第二存储器84可以被构造成具有比第一存储器82更大的存储容量，且第三存储器86被构造成具有比第二存储器84更大的存储容量，以及如果存在另外的存储器，则可以将存储容量连续增加每个附加级别。例如，可以通过增加存储元件的存储密度和/或存储元件的存储级数来增加存储容量。在该实例中，第二存储器84是2级非易失性存储器(NVM)且第三存储器86是4级非易失性存储器(NVM)。如果需要，第三存储器86可以被构造成具有更高的级别数。存储器82、84、86中的任意一个都可以通过使用多种已知结构中的任意一种形成并且可以例如由多个阵列组成。存储器82、84、86中的任意一个甚至可以包括多个存储器。可以在相同或不同的芯片上配置存储器82、84、86。

存储器82、84、86中的一些或全部可以具有不同的数据带宽。术语“不同的数据带宽”意为在写入存储器时存储器82、84、86具有不同的写入速度以及类似地在从存储器读取时具有不同的读取速度，因此在各个存储器82、84、86的输入/输出接口处提供不同的输入/输出时间特性。例如，如果第二存储器84被构造为2级非易失性存储器且第三存储器86被构造为4级非易失性存储器，则由于第三存储器86更加复杂，写入第三存储器86所花费的时间比写入第二存储器84所花费的时间更长。类似地，从第三存储器86中进行读取将花费更长时间。

存在从存储器82、84、86中的每一个到多路复用器92的直接数据输出路径。当施加给命令线CMD的命令信号表示将执行读取时，从由多路复用器92根据到达控制器88的施加给地址线ADD的地址信号选取的存储系统的多个存储器82、84、86中的特定一个，控制器88读取数据。由此控制器88适当控制多路复用器92以将从存储器82、84、86中适合的一个读取的数据置于I/O端口90。因为存储器82、84、86中的一些或全部的读速度是不同的，所以输出期望数据所需的时间将取决于存储器82、84、86中被读取的那个存储器。例如，假如第一存储器82具有最快的读取速度，第二存储器84具有较低的读取速度，且第三存储器86具有更低的读取速度。在这种情况下，例如，获得在第三存储器86中存储的数据比获得在第二存储器84中存储的数据花费更长的时间。根据本发明的一个实施例补偿了该时差。

术语“数据单元”例如可以被定义为预定大小的数据集合(例如，确定大小的块)。控制器88管理数据，由此一组最近存取的数据单元被存储在第一存储器82中，该存储器具有最快的读取速度；一组其次最近使用的数据单元被存储在第二存储器84中，该存储器具有其次最快的读取速度；以及一组最长时间以前存取的数据单元被存储在第三存储器86中，该存储器具有最低的读取速度。只要从已经被最近存取的相应数据单元以后的周期超过预定的周期或存取周期数，相应的数据单元将被复制到由存储器82、84、86形成的串行输入链中的下一个存储器中。该下一个存储器可能具有比在最近存储数据单元的那个存储器的读取速度低的读取速度。例如，只要从已经最近在第二存储器84中存取相应数据单元以后的周期超过预定周期或存取周期数，则相应的数据单元将被复制到第三存储器86中。通过使用该程序，控制器88保证与未最近存取的数据相比，最近存取的数据在更短的周期内可以得到。通常，需要最快存取的那些数据被存储在第一存储器82中。

图2是示出了存储系统100的第二实施例的一个实例的框图，该存储系统包括多个存储器110、115和120以及控制装置(例如，控制器125)。控制器125具有控制多个存储器110、115、和120的地址和控制线A/C1、A/C2、和A/C3。在该实例中，仅示出了第一存储器110、第二存储器115、和第三存储器120，然而可以实现另外的存储器。因此存在利用第一存储器110的不同可能性。在该实例中，第一存储器110用作写缓冲器。在这种情况下，第一存储器110是快速高速缓冲存储器，其可以是诸如SRAM(同步随机存取存储器)的易失性存储器。在本发明的一个实施例中，第一存储器110可以是足够快速的非易失性存储器。所有其它存储器115和120(以及附加的存储器(如果提供的话))被构造成非易失性存储器并可以由电阻性存储元件(例如可编程金属化单元(PMC)或相变存储元件)组成。在本发明的可选实施例中，存储器115和120可以由诸如浮栅型存储器或陷阱电荷存储器(诸如，氮化物只读存储器(NROM))组成。其它存储器110、115和120的一些或全部可以是多级存储器。存储器115和120可以使用任意数量的存储器设计和结构，并可以例如由多个阵列组成。存储器115和120中的每一个也可以包括多个存储器。可以在相同或不同芯片上设置存储器110、115、120。

本实施例是基于通过增加数据总线宽度并由此降低数据传送速率或输入数据的数据率将数据写到存储系统100的不同存储器115、120中来实现存储器115、120的不同写入速度。类似地，当读取存储器115、120时，通过降低数据总线宽度，由此增加读取数据的数据率来实现存储器115、120的不同读取速度。以这种方式，在I/O端口155通过整个存储系统100的数据带宽保持恒定，且存储器115、120的写入速度差和读取速度差不能从存储系统100的外部检测。换句话说，外部I/O端口155时间属性保持恒定以及读取速度和写入速度的内部差在存储系统100内被补偿使得在I/O端口155的外部变得透明。

例如，当从存储系统中读取时，存储器115、120中的每一个的带宽均可以适合于I/O装置或I/O端口155的数据带宽。因为特定的存储器(例如假定第三存储器120)不是以在I/O端口155处使用的速度被读取，则第三存储器120的数据总线宽度被设置成比I/O端口155处的数据总线宽度宽适当的因数，使得在第三存储器120处的数据带宽等于I/O端口155处的数据带宽。

正被存储在存储系统100中的数据单元(例如，块)可以被分成两部分，其中，第一部分被存储在第二存储器115中且第二部分被存储在第三存储器120中。可以构造存储系统100使得具有较低读取速度和较低写入速度的第三存储器120并不将数据单元的任何部分的输出延迟。可以读取并收集较低速的第三存储器120中的数据，而读取和输出较快速的第二存储器115中的数据。在从较快速的第二存储器115中输出数据单元的第一部分之后，较低速的第三存储器120中的数据的第二部分立即可用于输出。

因为存储密度不同且被管理的等级数不同，所以存取速度(读取速度和/或写入速度)或存储器110、115、和120的等效的存取时间可能不同。第二存储器115是非易失性的且具有中等存取时间和中等存储容量，且第三存储器120是非易失性的并具有较大存储容量和较长存取时间。

存储系统100的第二实施例被设计成通过有利地使用数据总线宽度转换装置(例如，第一数据总线宽度转换电路129包括第一串并转换器130(在本发明的一个实施例中，是第一并并转换器)和第二串并转换器135(在本发明的一个实施例中，是第二并并转换器))来补偿存储器115和120的不同写入时间或写入速度。第一数据总线宽度转换电路129将输入的数据单元(可以是数据块)分成多个部分，在该实施例中为两部分。串并转换器130、135由移位寄存器链构造，具有单个输入和在输入数据已经被移入之后提供数据的多个并行输出。每个串并转换器130和135通过增加数据总线宽度并因此增加并行性来降低输入数据的数据率。第一串并转换器130所需的数据率的降低取决于第二存储器115的写入速度。第二串并转换器135所需的数据率的降低取决于第三存储器120的写入速度以及已经由第一串并转换器130提供的输入数据率的降低。如果执行另外的存储器，假定附加的存储器的写入时间比前一存储器的写入时间长，则第一数据总线宽度转换电路129可以包括用于每个附加存储器的附加的串并转换器。利用相应存储器的写入速度和输入数据的数据率之间的比率确定充分使用每个存储器所需的页宽。

例如，如果进入I/O端口155的数据总线宽度是1字节，则第一串并转换器130可以将数据总线宽度增加到8字节大小，由此以因数8来减少输入到第二存储器115的数据的数据率。同样地，第二串并转换器135可以以另一个因数4增加数据总线宽度以得到32字节的数据总线宽度并且以另一个因数4降低将输入到第三存储器120的数据的数据率。以这种方式，可以调节输入数据的输入数据率以获得不同存储器115、120的不同的写入时间或写入速度。因为存储器115、120的存储密度不同且被管理的等级数不同，所以写入速度不同。这些因数仅用于解释处理且取决于相应存储器的写入时间和写入速度得到精确的因数。

当写入存储系统100时，可以写入存储器115和120。进入I/O端口155中的最早数据进入存储系统100的快速的部分并且进入I/O端口155中的较晚数据被收集并放入存储系统100的较低速部分，这一点将在下面进行更详细地描述。例如，如果512字节大小的数据单元(在该实例中的数据块)正进入存储系统100，则数据总线宽度转换电路129可将数据块分成12字节部分和500字节部分。第一个12字节可被写入第二存储器115且剩余的500个字节可被写入第三存储器120。提供这些数字仅用于解释原理。第一存储器110用作缓冲器，从而在例如已经在第一存储器110中收集12个字节之后，利用数据总线119触发写操作以将第一次收集的数据写入第二存储器115。然后，在例如剩余的500个字节已经被收集在第一存储器110之后，利用数据总线118触发写操作以将第二次收集的数据写入第三存储器120。

控制器125接收来自控制信号路径CTRL的控制信号并可在状态信号路径STATUS上提供状态数据。控制器125具有用于接收来自I/O端口155的数据的状态寄存器。控制器125也可将状态数据输出到I/O端口155。

存储系统100包括第一多路复用器140，使得控制器125可以选择从第二存储器115中读取的数据或者从第三存储器120中读取的数据在端口I/O155上输出。存储系统100包括第二多路复用器151，使得控制器125可以选择从第一多路复用器140中输出的数据或者控制器125中输出的状态数据在I/O端口155上输出。该特性使存储系统100能够符合HDD(硬盘驱动器)的接口标准，例如，ATA(高级技术附加装置)标准或SCSI(小型计算系统接口)标准。由于符合适当的接口标准，如果需要，存储系统100可以用来代替硬盘。在本发明的可选实施例中，存储系统100符合任何其它期望的接口标准，例如符合任何其它期望的HDD接口标准。

现在将描述读取存储系统100。存储系统100包括第二数据总线宽度转换装置，例如用来降低数据总线宽度和增加从存储器115和120中读取的数据的数据率的第二数据总线宽度转换电路139。

第二数据总线宽度转换电路139包括第一并串转换器145(在本发明的可选实施例中，是第一并并转换器)，用于降低数据总线宽度并增加从第二存储器115中读取的数据。第一并串转换器145执行由第一串并转换器130执行操作的逆操作。参考在讨论第一串并转换器130时给出的实例，可以看出第一并串转换器145将数据总线宽度从8字节大小降低到1字节大小，由此以因数8增加从第二存储器115中输出的数据的数据率并将该数据率与I/O端口155的数据率相匹配。

第二数据总线宽度转换电路139包括第二并串转换器150(在本发明的可选实施例中，是第二并并转换器)，用于降低数据总线宽度并增加从第三存储器120中读取的数据的数据率。第二并串转换器150执行由第二串并转换器135执行操作的逆操作。参考在讨论第二串并转换器135时给出的实例，可以看出第二并串转换器150将数据总线宽度从32字节大小降低到8字节大小，由此以因数4增加从第三存储器120中输出的数据的数据率。从第三存储器120中输出的数据还通过第一并串转换器145转换，使得数据总线宽度被进一步从8字节大小降低到1字节大小，由此进一步以因数8增加从第三存储器120中输出的数据的数据率并使该数据率与I/O端口155的数据率相匹配。

让我们再次参考上面给出的实例，其中，512字节大小的数据块已经被存储在存储系统100中。在第二存储器115中已经存储了第一个12字节，并且在第三存储器120中已经存储了剩余的500个字节。为了从存储系统100中读出，控制器125同时访问第二存储器115和第三存储器120。从第二存储器115中读取第一个12字节，通过第一并串转换器145转换该第一个12字节，并在I/O端口155上将其输出。同时，从第三存储器120中读取剩余的500个字节并通过第二并串转换器150转换该剩余的500个字节。在已经输出第一个12字节之后，将剩余的500个字节从第一并串转换器145被传送到I/O端口155用于输出。以这种方式，读取较低速第三存储器120所需的一些时间或优选全部时间与第二存储器115的数据的输出同时发生，以便在从第二存储器115读取的数据的输出和从第三存储器120读取的数据的输出之间发生较小延迟或优选完全没有延迟。

图3是示出了存储系统200的第三实施例的一个实例的框图。使用相同的参考标号表示与图2中示出的功能类似的存储系统200的那些部分并不再描述。在该实施例中，数据单元(例如，被存储的数据块)被分成三部分而不是仅两个部分，这是第二实施例中的情况。在该实施例中，第一存储器110并不构造成为写缓冲器，而是第一存储器110被构造为非易失性存储器并用于存储数据块的第一部分。在第二存储器115中存储数据块的第二部分并在第三存储器120中存储数据块的第三部分。应该注意的是，数据总线119现在也与第一多路复用器140连接，使得第一多路复用器140可以经由数据总线119将从第一存储器110中读取的数据块的第一部分施加给第一并串转换器145。

如果必要，第一数据总线宽度转换器129可以包括第三串并转换器160以接收来自I/O端口155的输入数据并增加数据总线宽度和降低来自I/0端口155的输入数据的数据率。在该实例中，第三串并转换器160将仅是作用于第一存储器110中存储的数据块的第一部分的串并转换器。将第一串并转换器130和第二串并转换器135构造成与第三串并转换器160合作，使得每个存储器115、120分别经由数据总线117、118获得用于在其中存储的具有适当数据总线宽度和数据率(数据块的相应部分)的数据。

同样地，第三数据总线宽度转换器139可以包括第三并串转换器165(在本发明的可选实施例中，是第三并并转换器)，用于适当改变数据总线宽度以及从第二存储器115中读取的数据块的第二部分的数据率。第一并串转换器145被构造成对从所有存储器110、115、和120中读取的数据(数据块的相应部分)进行操作，使得在I/O端口155上输出的数据块的所有部分都具有适当的数据总线宽度和数据率。作为可选配置，第二并串转换器150的输出可以被多路复用到第三并串转换器165的输入，使得从第三存储器120中读取的数据块的第三部分可以通过所有三个并串转换器165、150、和145，但该选项未在图中示出。

图4A是图2的系统100的存储器110、115、120的视图，其示出了根据本发明的一个实施例的数据分区。在本发明的这个实施例中，第一存储器110用作写缓冲器。图4A示出了多个K(K是大于0的任一数值)个数据块(第一数据块402、第二数据块404、...、第K个数据块406)，且它们可以单独寻址。每个数据块402、404、406包括M(M是大于1的任一数值)个数据元素，例如，数据字节408(每个数据字节包括8个数据位)。如在图4A中所示，每个块的数据字节经由第一串并转换器130和第二串并转换器135被顺序写入第一存储器110。换句话说，每块402、404、406中的第一N+1个数据字节(数据字节0至N)从第一串并转换器130被写入第一存储器110的第一区域410并且被传送到第二存储器115(在图4A中由块412表示)。此外，(N+1)至M个数据字节是首先从第一串并转换器130写入第二串并转换器135，然后从第二串并转换器135写入第一存储器110的第二区域414。然后(N+1)至M个数据字节被传送到第三存储器120(在图4A中由块416表示)。

图4B是图3的存储系统200的第一存储器110的视图，其示出了根据本发明的另一个实施例的数据分区。在本发明的该实施例中，第一存储器110也用作非易失性存储器。图4B示出了多个K(K是大于0的任一数值)个数据块(第一数据块402、第二数据块404、...、第K个数据块406)，且它们可以单独寻址。每个数据块402、404、406包括L(L是大于2的任一数值)个数据元素，例如，数据字节408(每个数据字节包括8个数据位)。如在图4B中所示，将每个块的数据字节按顺序地经由第三串并转换器160写入第一存储器110，经由第三串并转换器160和第一串并转换器130写入第二存储器115，以及经由第一串并转换器130、第二串并转换器135和第三串并转换器160写入第三存储器120。换句话说，每块402、404、406中的第一N+1个数据字节(数据字节0至N)从第三串并转换器160被写入第一存储器110的存储区域418，然后以非易失性方式被保留在第一存储器110(在图4B中由块420表示)。此外，(N+1)至M个数据字节是首先从第三串并转换器160被写入到第一串并转换器130，然后从第一串并转换器130写入第二存储器120的存储区域422(在图4B中由块424表示)。此外，(M+1)至L个数据字节首先从第三串并转换器160被写入第二串并转换器135，然后从第二串并行转换器135被写入第三存储器120的存储区域426(在图4B中由块428表示)。

为了说明和描述已经介绍的前述说明。这并不意味着将本发明以公开的精确形式彻底或详尽描述，并且明显的是，根据公开的内容可以进行许多修改和变型。选择上述的实施例是为了更好地解释本发明的原理及其实际应用，由此使本领域技术人员能够更好以不同实施例利用本发明，且各种修改适用于具体的预期使用。应该理解，本发明的范围通过所附权利要求来限定。

Claims

1.一种存储系统包括：

I/O端口，具有I/O端口数据总线宽度；

多个存储器，所述多个存储器中的每一个均具有存储器数据总线宽度；

数据总线宽度转换电路，用于将数据大小从被读取的多个存储器中的至少一个的所述存储器数据总线宽度转换成所述I/O端口的所述I/O端口数据总线宽度；以及

控制器，用于控制所述多个存储器和所述I/O端口之间的数据传送。

2.根据权利要求1所述的存储系统，其中，所述多个存储器中的每一个的所述存储器数据总线宽带取决于所述多个存储器中所述每一个的速度。

3.根据权利要求1所述的存储系统，其中，所述I/O端口具有I/O端口数据带宽，以及所述多个存储器中的每一个在被读取时均具有至少等于所述I/O端口的所述I/O端口数据带宽的存储器数据带宽。

4.根据权利要求1所述的存储系统，其中，所述数据总线宽度转换电路包括多个并串转换器或多个并并转换器。

5.根据权利要求4所述的存储系统，其中，所述数据总线带宽转换电路包括至少一个多路复用器，用于选择性地将所述多个存储器中的至少一些连接至所述I/O端口，以将从所述多个存储器中所选择的一个读取的数据提供给所述I/O端口。

6.根据权利要求1所述的存储系统，还包括多路复用器，用于选择性地将所述控制器连接至所述I/O端口，以将来自所述控制器的信息提供给所述I/O端口，其中，所述控制器连接至所述I/O端口，以接收来自所述I/O端口的信息。

7.根据权利要求1所述的存储系统，还包括多路复用器，用于选择性地将所述多个存储器中的至少一些连接至所述I/O端口，以将从所述多个存储器的至少一些中读取的数据提供给所述I/O端口，其中，所述控制器连接至所述I/O端口，以从所述I/O端口接收信息。

8.根据权利要求1所述的存储系统，还包括连接至所述I/O端口的数据总线宽度转换电路，用于将来自所述I/O端口的输入数据单元分成多个部分，其中，将所述数据单元的所述多个部分中的每一个依大小设置成与所述多个存储器中的相应一个的所述存储器数据总线带宽相对应。

9.根据权利要求8所述的存储系统，其中，所述数据总线宽度转换电路包括多个串并转换器或多个并并转换器。

10.根据权利要求8所述的存储系统，还包括作为写缓冲器的附加的存储器，用于在所述数据单元的所述多个部分中的每一个被写入所述多个存储器中的相应一个之前，对其进行缓冲。

11.根据权利要求1所述的存储系统，其中，所述多个存储器中的至少一些存储器具有不同于所述多个存储器中的其它存储器的读取速度。

12.根据权利要求1所述的存储系统，其中，所述控制器同时启动多于所述多个存储器之一的读访问。

13.一种存储系统，包括：

I/O端口，形成有I/O端口数据总线宽度；

多个存储器，所述多个存储器中的每一个均形成有存储器数据总线宽度；

数据总线宽度转换电路，用于将被编程的所述多个存储器中至少一个的所述存储器数据总线宽度转换为所述I/O端口的所述I/O端口数据总线宽度；以及

控制器，控制所述多个存储器和所述I/O端口之间的数据传送。

14.根据权利要求13所述的存储系统，其中，所述多个存储器中的每一个的所述存储器数据总线宽度取决于所述多个存储器的所述每一个的速度。

15.一种存储系统，包括：

多个非易失性存储器，包括用于接收将被存储在所述多个存储器中的所有数据的第一存储器；

I/O端口，用于提供将被存储在所述多个存储器中的所述数据；以及

控制器，用于控制所述多个存储器，以使在所述第一存储器中存储的数据量达到预定阈值时，将在所述第一存储器中存储的至少一些所述数据复制到所述多个存储器中的第二存储器。

16.根据权利要求15所述的存储系统，还包括所述控制器，用于控制所述多个存储器，以使在所述第一存储器中存储的所述数据量达到所述预定阈值时，将在所述第一存储器中存储的全部数据量复制到所述多个存储器中的所述第二存储器。

17.根据权利要求15所述的存储系统，还包括所述控制器，用于控制所述多个存储器，以使在所述多个存储器中的所述第二存储器中存储的数据量达到预定阈值时，将在所述多个存储器中的所述第二存储器中存储的至少一些所述数据复制到所述多个存储器中的第三存储器。

18.根据权利要求15所述的存储系统，其中，所述多个存储器中的至少一些存储器具有不同的存储密度，并且所述多个存储器中的至少一些存储器以不同的存取速度操作。

19.根据权利要求15所述的存储系统，还包括至少一个多路复用器，用于选择性地将所述多个存储器连接至所述I/O端口，以将从所述多个存储器中所选择的一个存储器读取的数据提供给所述I/O端口。

20.根据权利要求15所述的存储系统，还包括所述控制器，用于在所述数据单元已经存储在所述第一存储器预定时间周期之后，将来自所述第一存储器的数据单元复制到所述多个存储器中的所述第二存储器。

21.一种操作存储系统的方法，所述方法包括：

同时从所述存储系统的多个存储器中读取数据，以及通过将从所述多个存储器中的至少一些中读取的数据的存储器数据总线宽度转换成I/O端口的I/O端口数据总线宽度来从所述存储系统以所述存储系统的所述I/O端口的输出通道容量输出数据。

22.根据权利要求21所述的方法，还包括根据所述多个存储器之一的读取速度设置所述多个存储器中的每一个的所述存储器数据总线宽度。

23.根据权利要求21所述的方法，还包括使用至少一个并串转换器或至少一个并并转换器将从所述存储器中的至少一些中读取的所述数据的所述存储器数据总线宽度转换为所述I/O端口的所述I/O端口数据总线宽度。

24.根据权利要求21所述的方法，还包括将从所述多个存储器中选择的一个存储器中读取的数据提供给所述I/O端口。

25.根据权利要求21所述的方法，还包括选择性地将所述控制器连接至所述I/O端口以向所述I/O端口提供来自所述控制器的信息或将所述多个存储器中的至少一些连接至所述I/O端口以向所述I/O端口提供从所述多个存储器中的至少一些中读取的数据。

26.根据权利要求21所述的方法，还包括：

将输入的数据单元分成多个部分；

将所述数据单元的每个部分依大小设置成与所述多个存储器中的至少一些的相应存储器的存储器数据总线宽度相对应；以及

将所述数据单元的每一部分写到所述多个存储器的相应的存储器。

27.根据权利要求26所述的方法，还包括使用所述多个存储器中的第一个作为写缓冲器，以在将所述数据单元的每个部分写入所述多个存储器中的另一个存储器之前对所述数据单元的每个部分进行缓冲。

28.一种操作存储系统的方法，所述方法包括：

基本上同时将数据写入所述存储系统的多个存储器，所述数据是通过将来自所述I/O端口的所述I/O端口数据总线宽度转换为将被写入到所述多个存储器中的至少一些存储器的数据的存储器数据总线宽度，从所述存储系统的I/O端口接收的。

29.根据权利要求28所述的方法，还包括根据所述多个存储器之一的写入速度设置所述多个存储器中的每一个的所述存储器数据总线宽度。

30.一种操作存储系统的方法，所述方法包括：

将数据写入第一非易失性存储器；以及

当在所述第一存储器中存储的数据量达到预定阈值时，将在所述第一存储器中存储的所述至少一些数据复制到第二非易失性存储器中。

31.根据权利要求30所述的方法，还包括在所述第一存储器中存储的数据量达到所述预定阈值时，将在所述第一存储器中存储的全部数据量复制到所述第二存储器中。

32.根据权利要求30所述的方法，还包括在所述第二存储器中存储的数据量达到预定阈值时，将在所述第二存储器中存储的至少一些所述数据复制到第三非易失性存储器中。

33.根据权利要求30所述的方法，还包括形成具有不同于所述第二存储器的存储密度以及不同于所述第二存储器的存取速度的所述第一存储器。

34.根据权利要求30所述的方法，还包括通过选择性地将至少所述第一存储器或所述第二存储器连接至I/O端口来读取数据。

35.根据权利要求30所述的方法，还包括在所述数据单元已经被存储在所述第一非易失性存储器预定时间周期之后，将来自所述第一非易失性存储器的数据单元复制到所述第二非易失性存储器。

36.一种存储系统，包括：

I/O装置，形成有I/O数据总线宽度；

数据总线宽度转换装置，用于将数据大小从将被读取的所述多个存储器中的至少一个的所述存储器数据总线宽度降低到所述I/O装置的所述I/O数据总线宽度；以及

控制装置，控制所述多个存储器和所述I/O装置之间的数据传送。

37.根据权利要求36所述的存储系统，其中，所述数据总线宽度转换装置连接至所述I/O装置，以将来自所述I/O装置的输入数据单元分成多个部分，以及所述数据单元的所述多个部分中的每一个被依大小设置成等于所述多个存储器中的相应一个的所述存储器数据总线宽度。

38.一种存储系统包括：

I/O装置，形成有I/O数据总线宽度；

数据总线宽度转换装置，用于将数据大小从将被读取的所述多个存储器中的至少一个的所述存储器数据总线宽度降低到所述I/O装置的所述I/O数据总线宽度；

控制装置，用于控制所述多个存储器和所述I/O装置之间的数据传送；以及

数据总线宽度转换装置，连接至所述I/O装置以将来自所述I/O装置的输入数据单元分成多个部分，其中，所述数据单元的所述多个部分中的每一个被依大小设置成等于所述多个存储器的相应一个的所述存储器数据总线宽度。