CN101151716A - 用于arc材料的减小cd的蚀刻工艺 - Google Patents

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Abstract

一种缩小在抗反射涂层(anti－reflectivecoatinglayer)结构(19)中之特点(feature)(56，57，59)的关键尺寸(criticaldimension，CD)的方法可使用聚合剂。抗反射涂层结构可用以形成多种集成电路结构。抗反射涂层可用以形成包括多晶硅(54)及介电层(52)的栅极堆栈、导电线(84)或其它IC结构。聚合剂可包括碳、氢及氟。

Description

用于ARC材料的减小CD的蚀刻工艺
技术领域
本发明是关于集成电路(IC)的制造。更特定地，本发明是关于用于形成集成电路特点的关键尺寸(critical dimension，CD)缩小工艺。
背景技术
半导体装置或集成电路(IC)可包括数百万个如晶体管之装置。超大型积体(ULSI)电路可包括互补金属氧化物半导体(CMOS)场效应晶体管(FET)。虽然习知系统及工艺具有制造数百万个装置在IC上之能力，仍然需要进一步缩小IC装置的特点尺寸，而因此增加IC上之装置数。
IC关键尺寸小型化的一限制为传统微影工艺(lithography)。通常投影微影系关于在多种介质间图案转印(pattern transfer)的工艺。根据传统投影微影，硅薄片(晶圆)系均匀地涂布有辐射敏感之薄膜或涂层(光刻胶)。经由介于中间之原版样板(掩膜(mask)或光罩(reticle))，使曝光辐射源照射表面之选定区域以形成特定图案。辐射可为光，例如紫外光、真空紫外光(VUV)、以及深紫外光(deep UV)。辐射亦可为X-光辐射、电子束辐射等。
缩小关键尺寸的传统方法依靠微影工艺的改良。该等改良耗费时间且昂贵，时常需要昂贵的新装备。即使微影改良为可能时，微影CD的缩小通常伴随着缺陷密度的增加。
根据一种习知的非微影CD缩小工艺，已使掩膜层用于间隔物蚀刻工艺以缩小微影特点。这些间隔物蚀刻工艺通常使用由氧化物或氮化物材料所组成之间隔物材料。这些间隔物材料通常在如多晶硅栅极或氮化物/氧化物硬掩膜之兼容材料层的周围被沉积并蚀刻。
习知已有抗反射涂层(ARC)被提供于光刻胶材料或硬掩膜之下以降低反射性，且藉此降低所得图案的光刻胶凹陷(notching)、剥离(lifting)及关键尺寸的变化。通常，ARC(有机或无机)层是相当薄的层，因为太薄且由于光学设计参数的因素不允许厚度之可变化性，ARC层不作为硬掩膜。传统间隔物蚀刻工艺通常不使用有机ARC层，因为关于氧化物及氮化物间隔物工艺之材料不互容性问题。
因此，有使用非传统聚合蚀刻技术来缩小CD特点的需求。再者，需要有蚀刻ARC层步骤之形成较小CD尺寸之工艺。又再者，需要有藉由蚀刻缩小CD大小之有机ARC工艺。更甚者，需要有有效缩小ARC特点之CD尺寸之蚀刻配方。又再者，有使用聚合气体添加剂至已建立之有机ARC蚀刻工艺以缩小有机聚合物间隔物材料之CD或最后检查关键尺寸(final inspected critical dimension，FICD)之需要。
发明内容
一例示实施例为关于制造集成电路的方法。该方法包括在衬底上提供抗反射涂层，在该抗反射涂层上提供光刻胶层，及图案化该光刻胶。该方法亦包括根据由该光刻胶层定义的第一特点去除该抗反射涂层。该去除包括提供聚合气体。在该抗反射涂层中的该特点具有缩小的关键尺寸。
另一例示实施例系关于制造集成电路的方法。该方法包括提供有机抗反射涂层，及根据特点而电浆干蚀刻该抗反射涂层。该特点定义出间隔(spacing)。该电浆干蚀刻包括提供聚合气体。在抗反射涂层中的间隔具有缩小的关键尺寸。
又一例示实施例为关于形成用于集成电路的间隔的方法。该方法包括下列步骤：提供有机涂层在衬底上或衬底上的层上，图案化在该有机涂层上的光刻胶层，以及根据该特点而选择性去除该有机涂层。该涂层藉使用聚合剂而去除。
附图说明
在此参考所附图式描述例示实施例，其中类似组件符号标示类似组件：
图1为根据本发明之一例示实施例，用于处理集成电路晶圆之蚀刻系统的大致方块图；
图2绘示用于衬底或衬底上之层之抗反射涂层蚀刻工艺之流程图；
图3为绘示于第1图之衬底的剖面图，根据绘示于图2之工艺之例示实施例，显示抗反射涂层之沉积步骤；
图4为绘示于图3之衬底的剖面图，根据绘示于图2之工艺之例示实施例，显示光刻胶层敷设步骤；
图5为绘示于图4之衬底的剖面图，根据绘示于图2之工艺之例示实施例，显示光刻胶图案化步骤；
图6为绘示于图5之衬底的剖面图，根据绘示于图2之工艺之例示实施例，显示抗反射涂层之蚀刻；
图7为绘示于图6之衬底的剖面图，根据绘示于图2之工艺之例示实施例，显示抗反射涂层之横向侧壁上之生长；
图8为绘示于图7之衬底的剖面图，根据绘示于图2之工艺之例示实施例，显示层蚀刻步骤；
图9为绘示于图1之衬底的剖面图，根据绘示于图2之工艺之例示实施例，显示衬底蚀刻步骤；以及
图10为绘示于图1之衬底的剖面图，根据绘示于图2之工艺之例示实施例，显示导电线蚀刻步骤。
主要组件符号说明
10       蚀刻系统           12    衬底
16       材料               19    抗反射涂层
26       电浆               28    气体输入
50       腔室               52、54层
56、57   特点               59    间隔
61       侧壁               65    材料
69       尺寸               78    金属层
82       金属层             200 工艺
202、206、208、212、214    步骤
具体实施方式
参考图1，衬底12系显示在蚀刻系统10中。衬底12可为半导体衬底，如硅、镓、砷、锗或其它衬底材料。衬底12可包括一层或多层材料于其上。该些层可为绝缘层、导电层、阻障层或其它可被蚀刻或利用本文所描述之工艺选择性去除之材料层。
衬底12可包括一层或多层材料层及/或特点，该特点如线、互连件(interconnect)、通孔(via)、掺杂部分等，及复可包括装置，如晶体管、微致动器、微感应器、电容器、电阻器、二极管等。衬底12可为整个IC晶圆或IC晶圆的一部份。衬底12可为集成电路的一部份，如内存、处理单元、输入/输出装置等。
蚀刻系统10较佳为干蚀刻系统，用以根据微影图案而在衬底12或衬底12上之层上形成特点。系统10可包括腔室50。在一实施例中，系统10为电浆干蚀刻系统，使用电浆26蚀刻衬底12及/或衬底12上之层(如层52)。腔室50可包括一个或多个气体输入28用于接受蚀刻气体。腔室50可含有任何之多种形式气氛。较佳地，系统10在选定能量、温度、压力及流速时可接受数种气体。如图1所示之系统10的配置为例示性的。
在一实施例中，衬底12上之层为介电层及栅极导体层(如层52)，用以形成栅极堆栈。该介电层可为栅极氧化物，该栅极导体层可为多晶硅或金属。该栅极堆栈系使用下述工艺配置。在其它实施例中，衬底12上之层可为导电线之导电层及层间介电层。多种集成电路特点可使用下述方法制造。
衬底12及后续材料层并非以限制形式描述。本发明之法则可以用于任何集成电路衬底、晶圆、掩膜层及其它层。衬底12可为导电的、半导电的或绝缘的。
微影材料层，如光刻胶层或材料16沉积或施于抗反射涂(ARC)层19上。在一实施例中，抗反射涂层19可为提供于层54或衬底12上之有机ARC材料。层54较佳为根据层16及19而掺杂、植入或蚀刻。层19较佳作为后续蚀刻衬底12上之层或衬底12上之层(例如层14)之掩膜以及作为由降低反射而增加光学分辨率之涂层。选择层19之厚度与材料为够薄而能进行蚀刻且不会腐蚀材料16，但是依然够厚足以提供关键尺寸控制及禁得起层19下方之层之蚀刻。
光刻胶材料16可包括适合微影应用之任何之多种光刻胶化学品。材料16可由基质材料或树脂、敏感剂或抑制剂、及溶剂组成。光刻胶材料16较佳为高对比(high-contrast)光刻胶，或亦可为低对比光刻胶。
光刻胶材料16系经由如旋转涂布法(spin-coating)而沉积在结构14之层上。材料16可以小于0.5微米(micron)之厚度提供。较佳地，光刻胶材料16具有介于0.1至0.05微米间之厚度。再者，光刻胶材料16可为正型光刻胶或负型光刻胶，且可为多层光刻胶材料。微影及光刻胶材料16的类型与结构并非局限于例示者。
参考图1至10，用于形成栅极堆栈或结构之例示工艺叙述如下。参考图2，流程图200描述在抗反射涂(ARL)层中形成缩小之关键尺寸(CD)特点。工艺200有利地提供掩膜，其可蚀刻以产生关键尺寸缩小控制。工艺200简化制造及降低制造成本但依然改善密度。工艺200改善关于关键尺寸的精确度。
工艺200有利地处理不间断之CD缩小要求之持续增加需求，其系藉由在标准有机抗反射涂层(ARC)蚀刻工艺中添加聚合气体添加剂。藉由以正确量添加聚合气体添加剂，最后检查关键尺寸(FICD)可达到显著缩小，且依然维持所需之垂直有机ARC轮廓。聚合剂或气体可在腔室50之输入套件28添加于习知BARC蚀刻化学品作为气体混合物。
由聚合蚀刻步骤来缩小CD为较便宜、简单及更健全的方法，因其可使用现有工艺装备，较少花费之微影技术。先进微影装备为高成本，且改变设备需要额外工艺改变及额外工艺测试。
工艺200较佳有利地用于在线或其它特点之间提供间隔(space)(或可替换地，孔或沟槽等)。在一实施例中，该些间隔为具有关键尺寸之特点。这些间隔藉由在蚀刻工艺期间在ARC层19横向侧壁(lateralsidenall)上生长材料而缩小。申请人已反常地发现在蚀刻工艺期间在横向侧壁上生长材料的方法，藉此，在去除材料以形成图案的同时缩小图案中之间隔或洞。
工艺200可用于位线、栅极导体或任何有使用ARC(如层19)之区域。有利的工艺200缩小间隔尺寸(如线、导体或其它结构间之尺寸)。在一较佳实施例中，工艺200使用干蚀刻，例如使用离子轰击之电浆干蚀刻，以去除不直接位于光刻胶材料16下之ARC层19。在蚀刻时使用聚合剂造成ARC层19之水平生长，藉此缩小关键尺寸。
在一实施例中，聚合剂可为聚合气体，如CH3F、CH2F2或CHF3。然而，工艺200不限于特定种类之聚合剂。在一实施例中，严格控制聚合气体之流动。过量的聚合剂之流动会造成蚀刻停止条件，而太少的聚合剂之流动会造成只有微小的FICD缩小。申请人已发现在有机ARC蚀刻工艺中仔细最佳化聚合剂可造成CD缩小10至20纳米，而同时仍维持垂直之有机ARC光刻胶。
根据一实施例，聚合剂(10sccm之CH3F)加入传统75 CF4/25 HBr之BARC蚀刻化学品造成CD从原来90纳米缩小20纳米。使用聚合剂造成与原来非-CH3F之BARC工艺可相比的缺陷密度。
根据一实施例，申请人已发现以每分10标准立方公分(10sccm)(进料原料之9％)使用聚合剂CH3F至传统有机底部抗反射涂布(BARC)蚀刻工艺会造成CD缩小20纳米。申请人亦已发现并入12sccm之聚合剂会造成CD缩小30纳米。申请人进一步发现并入15sccm或更多至进料原料会造成蚀刻停止状况。
系统标准及施用参数可影响聚合剂导入的最佳化条件。例如，达到适当传送条件所需要之聚合气体之百分比，可依据所选聚合剂之C/F比而定。使用CH2F2取代CH3F作为聚合气体会造成较少之CD降低，随进料气体百分比之函数而异。再者，ARC材料之种类、其厚度、温度、压力及能量程度，可影响聚合剂导入的状况。例如，较高温度可降低ARC层的生长率，及较高压力可增加ARC层的生长率。
关于图2之工艺200更详细描述如下。在步骤202，抗反射涂(ARC)层，如层19沉积于衬底12上。ARC层21较佳为有机ARC层，如下参照图3之讨论。如上述讨论，ARC层19之材料与厚度可选择具有有优异光学性质。层19亦可为数种ARC之化合物或复合层。
步骤206中，光刻胶层施用于ARC层(层19)上。光刻胶层可为光刻胶材料16(图1)。步骤208中，光刻胶层在微影系统中图案化。可使用任何图案化技术。
在步骤212中，ARC层19可根据图案化光刻胶材料16蚀刻。较佳地，ARC层根据习知ARC蚀刻化学蚀刻，然而加入聚合剂至气体混合物中。在一实施例中，干电浆蚀刻与包括碳、氢及氟之聚合剂一起使用。与电浆一起使用之聚合剂造成层19的横向侧壁上之水平生长。水平生长缩小关于在光刻胶材料16中之图案之间隔(spacing)的关键尺寸。ARC层19可使用作为掩膜，用以形成集成电路结构，如栅极堆栈、接触栓(contact)、导电线或其它IC结构。较佳地，层16及19一起使用作为掩膜以蚀刻下方层或衬底。
在步骤214中，下方层(层52)或衬底12使用材料16及层19为图案而蚀刻。因为使用聚合剂而缩小间隔。本发明不限定所形成之IC结构种类，除非特别注明于权利要求书中。
参考图3，衬底12包括介电层52及查及导体层54。层52及54为形成栅极结构之导电/介电堆栈。层52及54可具有多种厚度且可从多种材料制成。在一实施例中，栅极导体层54为500至2000厚之多晶硅层，且层52为5至20厚之二氧化硅或氮化硅层。层54可以化学气相沉积法(CVD)沉积于层52上。层52可生长或沉积(CVD)于衬底12上。
或者，层52与54可为用于IC制造之任何种类之层。层52及54仅为提供于衬底12上之层之例子。在另一替换例中，层19提供在衬底12上且用于形成特点于衬底12中(第9图)。在又一实施例中，层19提供在金属层82上且用于形成导电线。
抗反射涂层19提供于工艺200之层54上(步骤202)。抗反射涂层19可藉由CVD沉积。在一实施例中，层19沉积为350至400厚之有机ARC材料(如AR10或AR30)之层。层19之厚度根据关于微影之光学参数加以选择。
参考图4，敷设一层光刻胶材料16于层19之上(工艺200之步骤206)。材料16可以旋转涂布法施用至100至50000之厚度。光刻胶材料16可以多种习知工艺敷设或沉积。
参考图5，根据习知微影工艺(工艺200之步骤208)，配置光刻胶材料16为具有特点56。微影工艺有利地使用层19之抗反射特性。
在一实施例中，使用辐射以在材料16中图案化特点56。在暴露于辐射之后，显影材料16以留下特点56与57。特点56与57系以间隔59分开。
参考图6，根据特点16去除层19。较佳地，使用干蚀刻工艺去除层19。在一实施例中，相对于层54之材料，电浆干蚀刻工艺对材料19系具选择性的。较佳地，使用习知BARC蚀刻工艺。在一较佳实施例中，于电浆蚀刻工艺中系使用75 CF4 25 HBr之蚀刻化学品。此外，如CH3F、C2、HF2或CH3F之聚合剂包括于气体混合物中(工艺200之步骤214)。
参考图7，当层19根据材料16而蚀刻时，包括聚合剂之干蚀刻工艺会缩小间隔59之关键尺寸。如所示，尺寸69小于关于间隔59之尺寸。材料65生长于层19之侧壁61上(图6)以缩小尺寸69。参考图8，层54根据层19而蚀刻，而包括具有与层19之尺寸69相关的尺寸之间隔(工艺200之步骤214)。
参考图9，采用工艺200以藉使用间隔69而蚀刻衬底12。根据此实施例，层19直接提供在衬底12上。参考第10图，另一实施例中，工艺200系用以蚀刻在层间介电层82上之金属层84，该层间介电层82在另一金属层78上。层55包括晶体管。如整份说明书所讨论，工艺200可以使用于制造任何其中使用ARC材料之电路结构。
下列表1提供用于层19之蚀刻化学品之工艺参数变化之例子，系与所显示蚀刻变因相关。
表1
实施例
压力 温度 能量 电压   化学品SCCM 结果   EP时间
1. 15mT 40℃ 300WT -325V   25HBr/75CF4(没有聚合剂) 良好终点/FICD＝96nm 10.7s
2. 15mT 40℃ 300WT -325V   25HBr/75CF4/10CH3F 良好终点/FICD＝79.1nm 20sec
3. 15mT 40℃ 300WT -325V   75CF4/25HBr/12CH3F/8The 良好终点/FICD＝69nm 26s
4. 15mT 40℃ 300WT -325V   75CF4/25HBr/12CH2F2/8The 良好终点/FICD＝82nm 16.3s
5. 15mT 40℃ 300WT -325V   75CF4/25HBr/15CH3F/8THe 蚀刻终止 -
如表1所示，实施例2至5使用聚合剂。侦测每一实施例中的电浆以决定何时达到蚀刻终止(etch stop)条件或终点(end point)条件。如果达到终点条件，在可能处进行间隔缩小之测定。实施例1中，原始光刻胶间隔为90纳米且成长至96纳米。实施例2中，间隔从90纳米缩小至79.1纳米，显示聚合剂让间隔缩小10.9纳米。实施例3中，间隔从90纳米减少至69纳米。实施例4中，间隔从90纳米缩小至79.1纳米，显示CD-缩小程度可由所使用聚合剂之C/F比例调整。实施例5中，出现蚀刻终止条件，显示过高的聚合条件可造成蚀刻终止条件。
须了解虽详细图式、特定实施例、材料种类、厚度、尺寸、及给定之特定值提供本发明之较佳实施例，该较佳实施例系仅用于描述之用途。本发明之设备与方法并不局限于所揭露之精确细节与条件。例如，虽然提及特定ARC材料种类及厚度工艺，亦可使用其它材料及工艺步骤。可进行所揭示细节的多种变化而不偏离所附权利要求书定义之本发明精神。

Claims (10)

1.一种制造集成电路的方法，该方法包括：
在衬底(12)上提供抗反射涂层(19)；
在该抗反射涂层上提供光刻胶层(16)；
图案化该光刻胶层；以及
根据该光刻胶层所定义的第一特点去除该抗反射涂层(19)，该方法的特点在于该去除包括提供聚合气体，由此使在该抗反射涂层中的该特点具有缩小的关键尺寸。
2.如权利要求1所述的方法，特征还在于：
根据该抗反射涂层而蚀刻该衬底上的绝缘、导电或半导电的层(82，54)。
3.如权利要求2所述的方法，特征还在于该缩小的关键尺寸为间隔。
4.如权利要求1、2或3所述的方法，特征还在于该聚合气体包括CH2F2或CH3F中的至少其中之一。
5.如权利要求4所述的方法，特征还在于该抗反射涂层(19)的厚度为350至400。
6.如权利要求1、2或3所述的方法，特征还在于该去除步骤使用含有10％的该聚合气体的气体混合物。
7.如权利要求6所述的方法，特征还在于该聚合气体具有小于15 sccm的流速。
8.如权利要求7所述的方法，特征还在于该流速介于7及15 sccm之间。
9.如权利要求1、2或3所述的方法，特征还在于该聚合气体具有在7到12 sccm之间的流速。
10.如权利要求1、2或3所述的方法，特征还在于为间隔及该缩小的关键尺寸为该间隔的宽度。
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