CN101102490A - 接口转换电路 - Google Patents
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Abstract
本发明为一接口转换电路，应用于一3D非交错式芯片与一后端图像压缩芯片之间，包括：一降窗格速率电路，该降窗格速率电路用以将一第一垂直同步信号分频，并以产生的第二垂直同步信号为屏蔽将一第一水平同步信号转换为一第二水平同步信号；一像素时钟倍频电路，该像素时钟倍频电路用以将一第一像素时钟信号倍频，并产生一第二像素时钟信号；以及一数据宽度转换电路，该数据宽度转换电路用以将一数据宽度为M位且以该第一像素时钟信号的频率输入的一输入数据，转换为一数据宽度为M/2位且以该第二像素时钟信号的频率输出的一输出数据。
Description
技术领域
本发明为一接口转换电路，尤指一种可应用于3D非交错式芯片(3DDe-interlace Chip)和后端图像压缩芯片之间的接口转换电路。
背景技术
请参阅图1，其所绘示为一公知网络摄影机(IP CAM)图像处理的系统方块图。该网络摄影机图像处理系统主要包括：一图像提取模块10(ImageCapturing Module)与一后端图像压缩芯片14。其中，该图像提取模块10中包括一光感应元件(CCD，Charge Coupled Device)与一数字信号处理器(Digital Signal Processor)。
首先，图像提取模块10中的该光感应元件在扫描某一物体时，先将扫描该物体所产生的光信号转换为数字电子信号并输入至数字信号处理器。而数字信号处理器可将该数字电子信号以像素(pixel)形式来储存(假设分辨率为720×480)；随后，该数字信号处理器会依序输出一奇数图场(Odd Field，分辨率为720×240)信号与一偶数图场(Even Field，分辨率为720×240)信号。其中，光感应元件的奇数的扫描线通过数字信号处理器输出即成为奇数图场信号；而光感应元件的偶数的扫描线通过数字信号处理器输出即成为偶数图场信号；随后，后端图像压缩芯片14(例如MPEG-4/H.264编码器)接收图像提取模块输出的该奇数图场信号和该偶数图场信号并进行混合(Mix)进而完成一个完整的窗格(Frame，分辨率为720×480)；最后，再将该产生的窗格进行编码并压缩。
以窗格的分辨率为10×8为例，图像提取模块10在扫描如图2所示的静止物体时，在时间点t1，图像提取模块10中的数字信号处理器会将光感应元件所输出的该数字电子信号转换为以像素(pixel)形式输出，并且输出如图3A所示奇数扫描线(扫描线1、3、5、7)的该奇数图场信号(分辨率为10×4)。同理，在时间点t2，图像提取模块10中的数字信号处理器会将光感应元件所输出的该数字电子信号转换为以像素(pixel)形式输出，并且输出如图3B所示偶数扫描线(扫描线2、4、6、8)的该偶数图场信号(分辨率为10×4)。也就是说，图像提取模块10会随着图像的变化而持续的输出该奇数图场信号与该偶数图场信号。
接着，后端图像压缩芯片14里的图像数据接收模块于t1接收到图3A的该奇数图场信号(分辨率为10×4)且于t2接收到图3B的该偶数图场信号(分辨率为10×4)后，再将该奇数图场信号和该偶数图场信号混合或交错成一个如图3C所示的完整的窗格(分辨率为10×8)，并将该产生的窗格传送至后端图像压缩芯片14进行编码。一般来说，图像提取模块10都以每秒30窗格(Frame per Second，FPS)的速率输出奇数图场信号与偶数图场信号。
然而，由于每一完整的窗格是由两个图场所合成，因此，当图2的物体移动速度过快时，则会产生锯齿状失真(Saw Tooth Type Edge Distortion)。举例来说，在时间点t1，图像提取模块10输出如图4A的奇数图场信号(分辨率为10×4)；而在时间点t2，图像提取模块10输出如图4B的偶数图场信号(分辨率为10×4)；因此，将图4A所示的奇数图场信号和图4B所示偶数图场信号混合或交错成一个如图4C所示的窗格(分辨率为10×8)。显而易见的，在物体高速运动的情况下会产生锯齿状失真。
为了解决交错式光感应元件(CCD)在扫描快速移动的物体所产生的锯齿状失真，本发明可采用3D非交错式芯片(3D De-interlace Chip)。也就是说，在扫描物体并产生奇数图场信号和偶数图场信号后，并不做混合或交错的动作，而是个别的将奇数图场信号和偶数图场信号采用动态预测补偿的方式来产生完整的窗格。也就是说，在时间点t1，当奇数图场信号(分辨率为720×240)产生后，3D非交错式芯片会将该奇数图场信号动态预测补偿成一完整的窗格(分辨率为720×480)；同样地，在时间点t2，当偶数图场信号(分辨率为720×240)产生后，3D非交错式芯片会将该偶数图场信号动态预测补偿成另一窗格(分辨率为720×480)。如此一来，不仅避免了由于混合或交错动作而产的锯齿状失真，也使得3D非交错式芯片所产的窗格数目增加了一倍。
由于3D非交错式芯片(符合CCIR601规格)主要是应用在液晶电视上，因此，3D非交错式芯片的输出规格为液晶电视所能接受的16-bit数据宽度(Data Width)以及每秒60张窗格(60FPS，Frame Per Second)。然而，图1所示的后端图像压缩芯片14(例如MPEG-4/H.264编码器)只能接受8-bit数据宽度以及每秒30张窗格(30FPS)的数据，如此一来，将造成3D非交错式芯片的输出规格(16-bit数据宽度、60FPS)和后端图像压缩芯片的输入规格(8-bit数据宽度、30FPS)的不兼容。因此，设计一接口转换电路，使得3D非交错式芯片的输出规格能兼容于后端图像压缩芯片的输入规格，则为本发明的主要目的。
发明内容
本发明的目的在于提供一接口转换电路，使得3D非交错式芯片的输出规格能兼容于后端图像压缩芯片的输入规格。
本发明提出一接口转换电路，应用于一3D非交错式芯片与一后端图像压缩芯片之间，包括：一降窗格速率电路，该降窗格速率电路用以将一第一垂直同步信号分频，并以产生的第二垂直同步信号为屏蔽将一第一水平同步信号转换为一第二水平同步信号；一像素时钟倍频电路，该像素时钟倍频电路用以将一第一像素时钟信号倍频，并产生一第二像素时钟信号；以及一数据宽度转换电路，该数据宽度转换电路用以将一数据宽度为M位且以该第一像素时钟信号的频率输入的一输入数据，转换为一数据宽度为M/2位且以该第二像素时钟信号的频率输出的一输出数据。
根据上述方案，该降窗格速率电路包括：一T型正反器与一与门；其中，该T型正反器的一数据输入端连接至一偏压电源，该T型正反器的一时钟端可输入该第一垂直同步信号，该T型正反器的一数据输出端可输出该第二垂直同步信号，该T型正反器的一清除端连接于一接地端，该与门的一第一输入端连接至该T型正反器的数据输出端，该与门的一第二输入端可输入该第一水平同步信号，该与门的一输出端可输出该第二水平同步信号。
根据上述方案，该像素时钟倍频电路还包括：一互斥或门与一延迟元件；其中，该互斥或门的一第一输入端可输入该第一像素时钟信号，该互斥或门的一输出端可输出该第二像素时钟信号，该延迟元件的一输入端可输入该第一像素时钟信号，该延迟元件的一输出端连接该互斥或门的一第二输入端。
根据上述方案，该数据宽度转换电路还包括：一第一D型正反器、一第二D型正反器、一第三D型正反器与一多任务器；其中，该第一D型正反器的一数据输入端可输入该较低位输入数据，该第一D型正反器的一时钟端可输入该第一像素时钟信号，该第二D型正反器的一数据输入端可输入该较高位输入数据，该第二D型正反器的一时钟端可输入该第一像素时钟信号，该多任务器的一第一输入端连接至该第一D型正反器的一输出端，该多任务器的一第二输入端连接至该第二D型正反器的一输出端，该多任务器的一时钟端可输入该第一像素时钟信号，该第三D型正反器的一数据输入端连接至该多任务器的一输出端，该第三D型正反器的一时钟端可输入该第二像素时钟信号，该第三D型正反器的一输出端可输出该输出数据。
附图说明
本发明通过下列附图及说明，可有一更深入的了解：
图1所绘示为一公知网络摄影机(IP CAM)图像处理的系统方块图。
图2所绘示为图像提取模块所扫描的物体的示意图。
图3A所绘示为数字信号处理器通过图像提取模块扫描图2所示物体所产生的奇数图场信号的示意图。
图3B所绘示为数字信号处理器通过图像提取模块扫描图2所示物体所产生的偶数图场信号的示意图。
图3C所绘示为压缩芯片图像数据输入提取模块合成图3A和图3B的图场所产生的完整的窗格示意图。
图4A所绘示为数字信号处理器通过图像提取模块扫描图2所示的物体在高速下所产生的奇数图场信号的示意图。
图4B所绘示为数字信号处理器通过图像提取模块扫描图2所示的物体在高速下所产生的偶数图场信号的示意图。
图4C所绘示为3D交错式芯片合成图4A和图4B的图场所产生的完整的窗格示意图。
图5所绘示为一图像处理的系统方块图。
图6所绘示为本发明的接口转换电路内的降窗格速率电路示意图。
图7A所绘示为分频前的垂直同步信号与分频后的垂直同步信号示意图。
图7B所绘示为分频后的垂直同步信号、原始水平同步信号、与利用分频后的垂直同步信号当屏蔽所产生的水平同步信号示意图。
图8所绘示为本发明的接口转换电路内的像素时钟倍频电路示意图。
图9所绘示为像素时钟信号(27MHz)，延迟1/4周期的像素时钟信号(27MHz)，与图8所绘示的互斥或门(XOR-G)输出端所输出的像素时钟信号(54MHz)示意图。
图10所绘示为本发明的接口转换电路内的数据宽度转换电路示意图。
其中，附图标记说明如下：
10图像提取模块
14后端图像压缩芯片
16 3D非交错式芯片
18接口转换电路
182降窗格速率电路
184像素时钟倍频电路
186数据宽度转换电路
188延迟元件
具体实施方式
请参阅图5，其所绘示为一图像处理的系统方块图。该图像处理系统主要包括：一3D非交错式芯片16(符合CCIR601规格)、一后端图像压缩芯片14(例如MPEG-4/H.264编码器)、与一本发明的接口转换电路18；其中接口转换电路18另包括：一降窗格速率电路182、一像素时钟倍频电路184、与一数据宽度转换电路186。
如图5所示，当3D非交错式芯片16接收由图像提取模块10以每秒30窗格的速率(30FPS)输出奇数图场信号与偶数图场信号后，3D非交错式芯片16以动态预测补偿方式产生每秒60窗格的速率(60FPS)并将Y信号、Cb信号、与Cr信号，以16-bit数据宽度传送给本发明的接口转换电路18；其中，Y信号的数据宽度：Cb信号的数据宽度：Cr信号的数据宽度为4:2:2。在本发明的实施例中，CbCr信号于较低位的8个bit[D0:D7]传送，而Y信号占了较高位的8个bit[D8:D15]。此外，根据3D非交错式芯片16(符合CCIR601规格)的输出规格，该3D非交错式芯片16亦会输出一垂直同步信号(Vsync_in，Vertical Synchronization)、一水平同步信号(Hsync_in，HorizontalSynchronization)、以及一像素时钟信号(Pixel Clock_in，Pixel Clock)；其中垂直同步信号(Vsync_in)代表3D非交错式芯片16能每秒传送60个窗格(60FPS)，因此垂直同步信号(Vsync_in)的频率为60Hz，水平同步信号(Hsync_in)代表的是画面中所包含的水平扫描线数目，举例来说在分辨率720×480的画面中，水平同步信号(Hsync_in)的频率为28800(60×480)Hz，而像素时钟信号(Pixel Clock_in)代表每条扫描线能产生的样本，在本实施例中，像素时钟信号(Pixel Clock_in)的频率为27MHz。
为了使3D非交错式芯片16(符合CCIR601规格)每秒输出的窗格数，能兼容于后端图像压缩芯片14(例如MPEG-4/H.264编码器)所能接受的每秒输入的窗格数，本发明的接口转换电路18内的降窗格速率电路182将使得3D非交错式芯片16(符合CCIR601规格)每秒输出的窗格数由60FPS降低至后端图像压缩芯片14(例如MPEG-4/H.264编码器)所能接受的30FPS。
请参阅图6，其所绘示为本发明的接口转换电路18内的降窗格速率电路182示意图。该降窗格速率电路182主要包括：一T型正反器(FTC，T-typeFlip-Flop)与一与门(AND_G，AND Gate)；其中，该T型正反器FTC的数据输入端(T)连接至一偏压电源(Vcc)，该T型正反器FTC的时钟端(C)可输入由该3D非交错式芯片16所输出的垂直同步信号(Vsync_in)，该T型正反器FTC的清除端(CLR)为接地(GND)，该与门(AND_G)的第一输入端连接于该T型正反器FTC的输出端(Q)，该与门(AND_G)的第二输入端可输入由该3D非交错式芯片16所输出的水平同步信号(Hsync_in)。
如图6所示，由于T型正反器FTC数据输入端(T)连接一高电平信号且清除端(CLR)连接一低电平信号，因此，只有当时钟端(C)所输入的垂直同步信号(Vsync_in)由低电平转换至高电平时(上升缘)，T型正反器FTC的输出端(Q)才会改变原本的状态。请参阅图7A，其所绘示为分频前的垂直同步信号(Vsync_in)与分频后的垂直同步信号(Vsync_out)示意图。由于分频前的垂直同步信号(Vsync_in)代表3D非交错式芯片16每秒传送60个窗格(60FPS)，所以其频率为60Hz。当该分频前的垂直同步信号(Vsync_in)输入至T型正反器的时钟端(C)时，由于只有当垂直同步信号(Vsync_in)由低电平转换至高电平时，T型正反器FTC的输出端(Q)才会改变原本的状态，因此T型正反器FTC的输出端(Q)将会输出一30Hz的垂直同步信号(Vsync_out)，进而达成了垂直同步信号的分频效果。
此外，请参阅图7B，其所绘示为输出的垂直同步信号(Vsync_out)、输入的水平同步信号(Hsync_in)、与输出的水平同步信号(Hsync_out)示意图。由于输出的垂直同步信号(Vsync_out)与输入的水平同步信号(Hsync_in)分别输入至图6中的与门(AND_G)的两个输入端，因此，半数的水平同步信号(Hsync_in)将被屏蔽掉(mask)，也就是说，水平同步信号(Hsync_in)只有在输出的垂直同步信号(Vsync_out)致能时才会动作。
由于3D非交错式芯片16(符合CCIR601规格)的像素时钟信号为27MHz，且输出的数据宽度为16bit，而后端图像压缩芯片14(例如MPEG-4/H.264编码器)所能接受的数据宽度为8bit，因此，为了达成实时图像的输出，必需将8-bit数据宽度的数据以两倍的频率(54MHz)传送至后端图像压缩芯片14(例如MPEG-4/H.264编码器)，如此一来，才能保证后端图像压缩芯片14(例如MPEG-4/H.264编码器)能够消化3D非交错式芯片16(符合CCIR601规格)所输出的数据量。请参阅图8，其所绘示为本发明的接口转换电路18内的像素时钟倍频电路184示意图。该像素时钟倍频电路184主要包括：一互斥或门(XOR_G，XOR Gate)与一延迟元件188(DelayComponent)；其中，3D非交错式芯片16所输出的像素时钟信号(27MHz)分别输入至该互斥或门(XOR_G)的第一输入端以及延迟元件188的输入端，延迟元件188的输出端连接至互斥或门(XOR_G)的第二输入端，且该延迟元件188可由多个缓冲器(BUF，Buffer)串接而成，且该延迟元件188可将输入信号延迟1/4周期。请参阅图9，其所绘示为像素时钟信号(27MHz)，通过延迟元件188而延迟1/4周期的像素时钟信号(27MHz)，与互斥或门(XOR-G)输出端所输出的像素时钟信号(54MHz)示意图。如图所示，原本27MHz的像素时钟信号在通过像素时钟倍频电路184处理后，在互斥或门(XOR-G)输出端将可输出一54MHz的像素时钟信号。
由于3D非交错式芯片16(符合CCIR601规格)所输出的数据宽度为16bit，而后端图像压缩芯片14(例如MPEG-4/H.264编码器)所能接收的数据宽度为8bit，因此，本发明的接口转换电路18内的数据宽度转换电路186将使得3D非交错式芯片16所输出的数据宽度由16bit转换成8bit。请参阅图10，其所绘示为本发明的接口转换电路18内的数据宽度转换电路186示意图。该数据宽度转换电路186主要包括：一第一D型正反器(FD_1)、一第二D型正反器(FD_2)、一第三D型正反器(FD_3)、与一多任务器(M2_1、Multiplexer)；其中，该第一D型正反器(FD_1)的数据输入端(D)可输入该较低位输入数据(8-bit CbCr信号[D0:D7])，该第一D型正反器(FD_1)的时钟端(C)可输入该倍频前的像素时钟信号(Pixel Clock_in，27MHz)，该第二D型正反器(FD_2)的数据输入端(D)可输入该较高位输入数据(8-bit Y信号[D8:D15])，该第二D型正反器(FD_2)的时钟端(C)可输入该倍频前的像素时钟信号(Pixel Clock_in，27MHz)，该多任务器(M2_1)的第一输入端连接到该第一D型正反器(FD_1)的输出端(Q)，该多任务器(M2_1)的第二输入端连接到该第二D型正反器(FD_2)的输出端(Q)，该多任务器(M2_1)的时钟端可输入该倍频前的像素时钟信号(Pixel Clock_in，27MHz)，该第三D型正反器(FD_3)的数据输入端(D)连接该多任务器(M2_1)的输出端，该第三D型正反器(FD_3)的时钟端(C)可输入该倍频后的像素时钟信号(Pixel Clock_out，54MHz)。
首先，当倍频前的像素时钟信号(Pixel Clock_in，27MHz)由低电平转换至高电平时(上升缘)，较低位输入数据(8-bit CbCr信号[D0:D7])和较高位输入数据(8-bit Y信号[D8:D15])会被分别负载至第一D型正反器(FD_1)的输出端(Q)和第二D型正反器(FD_2)的输出端(Q)；随后，在本发明的实施例中，可定义在倍频前的像素时钟信号(Pixel Clock_in，27MHz)处于高电平时，多任务器(M2_1)将较低位输入数据(8-bit CbCr信号[D0:D7])传送至第三D型正反器(FD_3)的数据输入端(D)，在倍频前的像素时钟信号(Pixel Clock_in，27MHz)处于低电平时，多任务器(M2_1)将较高位输入数据(8-bit Y信号[D8:D15])传送至第三D型正反器(FD_3)的数据输入端(D)，也就是说，在1/27MHz的周期内，8-bit CbCr信号[D0:D7]和8-bit Y信号[D8:D15]会被先后传送至第三D型正反器(FD_3)的数据输入端(D)；随后，当倍频后的像素时钟信号(Pixel Clock_out，54MHz)由低电平转换至高电平时(上升缘)，8-bitCbCr信号[D0:D7]会被第三D型正反器(FD_3)的输出端(Q)所输出，当下一次倍频后的像素时钟信号(Pixel Clock_out，54MHz)由低电平转换至高电平时(上升缘)，8-bit Y信号[D8:D15]会接着被第三D型正反器(FD_3)的输出端(Q)所输出，也就是说，在2/54MHz的周期内，8-bit CbCr信号[D0:D7]和8-bit Y信号[D8:D15]会被第三D型正反器(FD_3)的输出端(Q)先后的输出，如此一来，将可保证后端图像压缩芯片14(例如MPEG-4/H.264编码器)能够消化3D非交错式芯片16所输出的数据量，进而达成了实时图像的输出。
由以上的实施例可知，通过本发明的接口转换电路18，3D非交错式芯片16(符合CCIR601规格)的输出规格(16-bit数据宽度、60FPS)和后端图像压缩芯片14(例如MPEG-4/H.264编码器)的输入规格(8-bit数据宽度、30FPS)兼容性问题将可获得解决。
综上所述，虽然本发明已以优选实施例揭示如上，然而其并非用以限定本发明，任何熟悉此技术的技术人员，在不脱离本发明的精神和范围内，当可作各种变动与润饰，因此本发明的保护范围当以后附的权利要求为准。
Claims (19)
1.一接口转换电路，应用于一3D非交错式芯片与一后端图像压缩芯片之间，包括：
一降窗格速率电路，该降窗格速率电路用以将一第一垂直同步信号分频，并以产生的第二垂直同步信号为屏蔽将一第一水平同步信号转换为一第二水平同步信号；
一像素时钟倍频电路，该像素时钟倍频电路用以将一第一像素时钟信号倍频，并产生一第二像素时钟信号；以及
一数据宽度转换电路，该数据宽度转换电路用以将一数据宽度为M位且以该第一像素时钟信号的频率输入的一输入数据，转换为一数据宽度为M/2位且以该第二像素时钟信号的频率输出的一输出数据。
2.如权利要求1所述的接口转换电路，其特征是，该降窗格速率电路还包括：一T型正反器与一与门；其中，该T型正反器的一数据输入端连接至一偏压电源，该T型正反器的一时钟端可输入该第一垂直同步信号，该T型正反器的一数据输出端可输出该第二垂直同步信号，该T型正反器的一清除端连接于一接地端，该与门的一第一输入端连接至该T型正反器的数据输出端，该与门的一第二输入端可输入该第一水平同步信号，该与门的一输出端可输出该第二水平同步信号。
3.如权利要求1所述的接口转换电路，其特征是，该像素时钟倍频电路还包括：一互斥或门与一延迟元件；其中，该互斥或门的一第一输入端可输入该第一像素时钟信号，该互斥或门的一输出端可输出该第二像素时钟信号，该延迟元件的一输入端可输入该第一像素时钟信号，该延迟元件的一输出端连接该互斥或门的一第二输入端。
4.如权利要求1所述的接口转换电路，其特征是，该数据宽度转换电路还包括：一第一D型正反器、一第二D型正反器、一第三D型正反器与一多任务器；其中，该第一D型正反器的一数据输入端可输入该较低位输入数据，该第一D型正反器的一时钟端可输入该第一像素时钟信号，该第二D型正反器的一数据输入端可输入该较高位输入数据，该第二D型正反器的一时钟端可输入该第一像素时钟信号，该多任务器的一第一输入端连接至该第一D型正反器的一输出端，该多任务器的一第二输入端连接至该第二D型正反器的一输出端，该多任务器的一时钟端可输入该第一像素时钟信号，该第三D型正反器的一数据输入端连接至该多任务器的一输出端，该第三D型正反器的一时钟端可输入该第二像素时钟信号，该第三D型正反器的一输出端可输出该输出数据。
5.如权利要求1所述的接口转换电路，其特征是，该3D非交错式芯片符合CCIR601规格。
6.如权利要求1所述的接口转换电路，其特征是，该后端图像压缩芯片可为一MPEG-4/H.264编码器。
7.如权利要求1所述的接口转换电路，其特征是，该第一垂直同步信号的频率为60Hz，该第二垂直同步信号的频率为30Hz。
8.如权利要求1所述的接口转换电路，其特征是，该第二垂直同步信号与该第一水平同步信号连接至一与门的二输入端，使得该与门输出端输出该第二水平同步信号，使得该第二水平同步信号在该第二垂直同步信号致能时动作。
9.如权利要求1所述的接口转换电路，其特征是，该第一像素时钟信号频率为27MHz，该第二像素时钟信号频率为54MHz。
10.如权利要求1所述的接口转换电路，其特征是，所述M为16。
11.如权利要求1所述的接口转换电路，其特征是，该输入数据可分为一较低位输入数据与一较高位输入数据，且该较低位输入数据与该较高位输入数据的数据宽度都为M/2。
12.如权利要求1所述的接口转换电路，其特征是，该第一垂直同步信号与该第一水平同步信号由该3D非交错式芯片输入至该降窗格速率电路，该第二垂直同步信号与该第二水平同步信号由该降窗格速率电路输出至该后端图像压缩芯片。
13.如权利要求1所述的接口转换电路，其特征是，该第一像素时钟信号由该3D非交错式芯片输入至该像素时钟倍频电路，该第二像素时钟信号由该像素时钟倍频电路输出至该后端图像压缩芯片。
14.如权利要求1所述的接口转换电路，其特征是，该输入数据由该3D非交错式芯片输入至该数据宽度转换电路，该输出数据由该数据宽度转换电路输出至该后端图像压缩芯片。
15.如权利要求11所述的接口转换电路，其特征是，该较低位输入数据为一CbCr信号，该较高位输入数据为一Y信号。
16.如权利要求11所述的接口转换电路，其特征是，该较高位输入数据为一CbCr信号，该较低位输入数据为一Y信号。
17.如权利要求3所述的接口转换电路，其特征是，该延迟元件可由多个缓冲器串接而成。
18.如权利要求3所述的接口转换电路，其特征是，该延迟元件所输出的信号较该延迟元件所输入的信号延迟1/4周期。
19.如权利要求4所述的接口转换电路，其特征是，该第一像素时钟信号为第一电平时，该多任务器输出该较低位输入数据，该第一像素时钟信号为第二电平时，该多任务器输出该较高位输入数据。
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| CN (1) | CN101102490A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101924859A (zh) * | 2010-08-05 | 2010-12-22 | 杭州晟元芯片技术有限公司 | 一种cmos图像传感器单色数据的采集方法 |
| CN109905204A (zh) * | 2019-03-29 | 2019-06-18 | 京东方科技集团股份有限公司 | 一种数据发送、接收方法、相应装置和存储介质 |
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2007
- 2007-08-16 CN CNA200710141047XA patent/CN101102490A/zh active Pending
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| CN109905204B (zh) * | 2019-03-29 | 2021-12-03 | 京东方科技集团股份有限公司 | 一种数据发送、接收方法、相应装置和存储介质 |
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