CN101101504A - 一种处理器及其降频装置和方法 - Google Patents

Abstract

本发明公开了一种处理器及其降频装置和方法。该降频装置包括一多位状态转换机，一多路选择器，一降频系数寄存器，以及一门控时钟电路。该降频装置接收原始时钟并实时读取降频系数寄存器的值，通过对原始时钟进行门控处理，从而完成对原始时钟的降频功能。采用本发明的处理器时钟降频装置和方法可以以简单的数字逻辑电路和很小的代价实现处理器核的动态降频功能，并且降频效果具有间隔粒度小，实时性高的特点，从而非常适合在各种通用处理器、嵌入式处理器以及SOC中进行应用，达到降低处理器平均运行功耗，节省电能的目的。

Description

一种处理器及其降频装置和方法

技术领域

本发明涉及处理器技术领域，特别是涉及处理器及其低功耗技术领域，更具体地说，本发明涉及一种处理器及其降频装置和方法，其在处理器中支持动态降低时钟频率的技术。

背景技术

在处理器芯片的设计中，功耗已经成为继处理器性能之外的另一个重要的技术指标，无论是在通用处理器领域还是在嵌入式处理器领域，低功耗的处理器设计都有着广泛的需求和应用空间。

由于处理器功耗跟处理器的时钟频率成正比关系，因此，在处理器运行过程中根据运行程序的需要，动态地改变处理器的频率已经成为降低处理器功耗的一个有效手段。

在现有技术中，处理器通过接收一个低频率的外部时钟，然后把该时钟通过处理器内部的一个锁相环(Phase Locked Loop，PPL)进行倍频后产生高频时钟来作为处理器核的内部工作时钟。基于上述特点，现有的处理器的时钟变频方法一般是通过改变锁相环的倍频系数，从而达到改变处理器内部时钟变频的效果。

但这种方法的缺点在于，由于需要改变锁相环的工作特性，而锁相环本身是一个模拟电路，在锁相环进行倍频系数改变的时候，锁相环不能输出一个稳定的时钟，因此在时钟变频时处理器不能正常工作，需要暂停一段时间，从而影响处理器的工作效率。

申请号200410004593.5的中国发明专利申请公开了一种片上系统(Systemon a Chip，SOC)架构下的处理器核动态变频装置和方法，该变频装置包括处理器核和为处理器核提供时钟信号的主锁相环和辅助锁相环，用于存储变频系数的变频寄存器与主锁相环连接，时钟切换电路切换主锁相环和辅助锁相环输出的时钟信号，并将主锁相环和辅助锁相环输出的时钟信号中的一个提供给处理器核。时钟切换电路包括一变频标记输入端，该输入端接收变频标记信号。采用该发明的变频装置和方法可以实现处理器核的动态变频，根据变频寄存器中不同的变频系数，该变频装置可以为处理器核提供多种频率的时钟总线，并且实现动态切换，以供系统在不同的负载下使用，达到系统合理利用功耗、节省电能的目的。

但是这种工作方法需要保证处理器内部有两个锁相环可以用，代价比较高。

现有技术中，还有一些方法，是通过采用传统的时钟分频电路来实现处理器的降频模式，其优点是时钟降频不需要通过锁相环，而只需通过简单的数字电路即可实现。

但它的缺点是，只能输出原时钟频率的偶数倍分频的时钟，即降频后时钟频率只能是原时钟频率的1/2，1/4，1/6，1/8等，因此降频的间隔粒度太大，从而影响了降频的效果。

发明内容

本发明的目的在于提供一种处理器及其降频装置和方法，其能够在处理器运行过程中动态地改变处理器核的运行速度，从而降低处理器的平均运行功耗。

为实现本发明目的而提供的一种处理器，包括一降频装置，该降频装置包括一状态转换机，一多路选择器，一降频系数寄存器，以及一时钟门控电路单元；

所述状态转换机的输出端连接到多路选择器的数据输入端；

所述降频系数寄存器用于保存处理器当前的降频系数，其输出端连接到多路选择器的选择输入端；

所述时钟门控电路单元一方面接收原始时钟作为它的时钟输入端，另一方面接收多路选择器的输出作为它的门控使能端，对原始时钟进行控制。

所述状态转换机可以包括一多位的寄存器以及相应的状态转换逻辑。

所述多位寄存器的每位寄存器分别独立对应一种降频系数。

所述时钟门控电路单元可以包括一个两输入的与门。

所述门控时钟电路单元也还可以包括一时钟下降沿采样的锁存器或寄存器。

为实现本发明目的还提供一种降频装置，所述降频装置包括一状态转换机，一多路选择器，一降频系数寄存器，以及一时钟门控电路单元；

所述状态转换机的输出端连接到多路选择器的数据输入端；

所述降频系数寄存器用于保存处理器当前的降频系数，其输出端连接到多路选择器的选择输入端；

所述时钟门控电路单元一方面接收原始时钟作为它的时钟输入端，另一方面接收多路选择器的输出作为它的门控使能端，对原始时钟进行控制。

所述状态转换机可以包括一多位的寄存器，每位寄存器分别独立对应一种降频系数。

所述门控时钟电路单元可以包括负沿锁存器和两输入的与门。

为实现本发明目的还提供一种处理器的动态降频方法，包括下列步骤：

步骤A，当系统或用户向处理器发送新的降频指令，处理器接收并执行降频指令时，处理器根据降频指令中指定的降频系数改写降频系数寄存器，降频系数寄存器中的值发生变化；

步骤B，处理器接收到降频系数寄存器中保存的新值后，改变多路选择器以及门控时钟单元的逻辑，按照新的降频系数对输出时钟进行改变。

所述的处理器的动态降频方法，所述步骤A之前还包括下列步骤：

处理器工作在一时钟频率；该时钟频率是原始时钟频率，或者是降频后的时钟频率。

所述步骤B之后还包括下列步骤：

处理器接收到新的降频时钟，以新的时钟频率继续工作。

所述步骤B可以包括下列步骤：

步骤B1，当降频系数寄存器的值发生改变后，根据状态转换机输出的状态和降频系数寄存器的值，改变降频装置中多路选择器的输出值，输出到时钟门控电路单元，时钟门控电路单元根据新的门控信号输出新的时钟频率；

步骤B2，多路选择器产生新的输出值，以该输出值为新的门控信号传送给门控时钟电路单元的门控端，时钟门控电路单元根据新的门控信号输出新的时钟频率。

本发明的有益效果是：本发明的处理器及其降频装置和方法，可以实现处理器核的动态降频，根据降频处理器中不同的降频系数，该降频装置可以为处理器核提供多种频率的工作时钟，并且任意两个频率的时钟间可以自由地动态实时切换，以供系统根据不同的任务负载进行时钟频率调节，达到合理利用处理器功耗，节省电能的目的。

附图说明

图1是本发明的处理器的降频装置图；

图2是本发明的处理器动态降频方法的工作流程图；

图3是本发明降频装置中的状态机转换图；

图4是降频系数为6/8时本发明降频装置中的门控时钟的波形图；

图5是不同降频系数下的时钟输出波形图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明的一种处理器及其降频装置和方法进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明的处理器及其降频装置和方法，通过对处理器的原始生成时钟进行控制，使得处理器能够以相对于原始时钟较低的时钟频率进行运行。

为了实现上述目的，本发明提供一种处理器，其包括一降频装置，如图1所示的，该降频装置包括一状态转换机11，一多路选择器12，一降频系数寄存器13，以及一时钟门控电路单元，其中：

状态转换机11包括一多位的寄存器以及相应的状态转换逻辑，状态转换机11的输出端连接到多路选择器12的数据输入端；

较佳地，该状态转换机11包括一9位的寄存器，每位寄存器分别独立对应一种降频系数。

降频系数寄存器13用于保存处理器当前的降频系数，它的输出连接到多路选择器12的选择输入端。

即多路选择器12的数据输入端连接降频装置的状态转换机11的输出端，而其选择输入端连接降频系数寄存器13的输出端。

时钟门控电路单元包括一时钟下降沿采样的锁存器或寄存器，以及一个两输入的与门，该单元一方面接收原始时钟(降频前时钟)作为它的时钟输入端，另一方面接收多路选择器12的输出作为它的门控使能端，以对原始时钟进行控制，而该单元的输出即为降频后的时钟。

较佳地，该门控时钟电路单元包括负沿锁存器14和两输入的与门15。

所述门控时钟电路单元为集成电路设计领域中一典型的门控时钟电路，其中负沿锁存器14的作用在于避免门控信号直接传给其后的与门，从而可能生成时钟毛刺。

处理器中的降频装置，工作时通过改变降频系数寄存器13的值，进而影响到该装置的时钟输出，从而完成对原始时钟的降频功能。

本发明的降频装置，处理器首先通过现有技术的方法把外部的时钟输入送给锁相环16，进行倍频后产生一个内部时钟PLL_CLK，该时钟即为变频前的原始时钟，该时钟通过输入到本发明中的降频装置，由降频装置来对该时钟进行控制和处理，从而输出降频后的时钟。

所述处理器可以是通用处理器、嵌入式处理器以及片上系统(System on aChip，SOC)。

本发明还提供一种处理器的动态降频方法。如图2所示，并结合图3、图4、图5对本发明的动态降频工作过程进行详细描述，该方法包括下列步骤：

步骤S100，处理器工作在一时钟频率；

该时钟频率可以是原始时钟频率，也可以是降频后的时钟频率。

一般地，处理器核运行于由锁相环16提供的原始时钟频率中，或者也可以是一个已经通过降频装置进行降频后的时钟频中。

步骤S200，当系统或用户向处理发送新的降频指令，处理器接收并执行降频指令时，处理器的降频装置根据降频指令中指定的降频系数改写降频系数寄存器13，降频系数寄存器13中的值发生变化；

当系统或用户向处理器发送新的降频指令，则处理器将接收到一条新的降频指令，并且开始执行。所述发送降频指令，以及处理器接收指令为现有技术，因而在本发明中不再一一详细描述。

处理器执行该降频指令，根据指令中指定的降频系数改写降频系数寄存器13的值。

作为一种可实施的方式，在本发明实施例中，该降频系数寄存器13保存的降频系数用4位的二进制码来表示，其中，0000表示处理器以原始时钟的0/8倍速运行，即无时钟，处理器进行休眠；0001表示以原始时钟的1/8倍速运行；0010表示以原始时钟的2/8倍速运行；以此类推，0111表示以原始时钟的7/8倍速运行；1000则表示处理器以全速运行，即原始时钟，不降频运行。

步骤S300，处理器的降频装置接收到降频系数寄存器13中保存的新值，改变多路选择器12以及门控时钟单元的逻辑，按照新的降频系数对输出时钟进行改变；

所述步骤S300具体包括下列步骤：

步骤S310，当降频系数寄存器13的值发生改变后，根据状态转换机11输出的状态和降频系数寄存器13的值，改变降频装置中多路选择器12的输出值，输出到时钟门控电路单元，时钟门控电路单元根据新的门控信号输出新的时钟频率；

从图1中可以看到，降频系数寄存器13的输出连接的是多路选择器12的选择端，而多路选择器12的数据输入端则连接降频装置的具有9位寄存器的状态转换机11。

如图3所示，为状态转换机11的状态转换图。根据图3可以发现，状态转换机11一共具有8种不同的状态，即每8个原始时钟周期，该状态转换机11就会经过一个轮回，在一个轮回当中，第0位寄存器的值出现0次1，第1位寄存器械的值出现1次1，以此类推，第7位寄存器的值出现7次1，第8位寄存器的值出现8次1。

步骤S320，多路选择器12产生新的输出值，以该输出值为新的门控信号传送给门控时钟电路单元的门控端，时钟门控电路单元根据新的门控信号输出新的时钟频率。

从图1中可以看到，门控时钟电路单元的门控端连接的即是多路选择器12的输出。

如图4所示，为当降频系数为6/8时门控时钟电路单元的工作波形图。从图4中可以看出，在8个原始时钟周期内，门控信号出现了6次1，0次0，因此和原始时钟相与之后，产生的时钟由8个时钟周期变成了6个时钟周期。

步骤S400，处理器核接收到新的降频时钟，以新的时钟频率继续工作。

降频装置中的门控时钟被新的门控信号所控制，因此处理器的时钟频率平稳地完成了切换，处理器开始运行于新的时钟频率下。

如图5所示，为不同降频系数下所对应的时钟输出波形图。从图5中可以看出，在i/8的降频系数下，在每8个原始时钟周期的时间内，新的降频时钟中只输出了i个时钟上升沿，因此相当于时钟频率变为原始的i/8，处理器的平均运行速率也由此变为原来的i/8，而根据处理器功耗跟处理器频率成简单正比的关系，处理器功能也由此变为原来的i/8。

在该动态降频过程中，处理器可以从一个原先的降频时钟切换到任意一个新的降频时钟。

该降频时钟的含义都是以相对于处理器的原始时钟频率而言的，而不是指处理器降频后的时钟一定比上一个工作状态下的时钟频率低，因为上一次工作状态的时钟可能已经是降频后时钟，只是两次的降频系数不同而已。

本发明的处理器，通过降频装置，接收原始时钟并实时读取降频系数寄存器的值，通过对原始时钟进行门控处理，从而完成对原始时钟的降频功能。采用本发明的处理器时钟降频装置和方法可以以简单的数字逻辑电路和很小的代价实现处理器核的动态降频功能，并且降频效果具有间隔粒度小，实时性高的特点，从而非常适合在各种通用处理器、嵌入式处理器以及SOC中进行应用，达到降低处理器平均运行功耗，节省电能的目的。

本发明的处理器及其降频装置和方法，能够克服现有技术中已有的处理器时钟降频方法的缺陷，并且简单易用，使处理器能够根据任务负载情况动态地，并且高效地对处理器的运行频率进行控制，从而达到降低处理器功耗的效果。而且，本发明的处理器及其降频装置，实现简单，对时钟的降频控制只需采用一般的数字逻辑电路即可完成，简单易用

通过以上结合附图对本发明具体实施例的描述，本发明的其它方面及特征对本领域的技术人员而言是显而易见的。

以上对本发明的具体实施例进行了描述和说明，这些实施例应被认为其只是示例性的，并不用于对本发明进行限制，本发明应根据所附的权利要求进行解释。

Claims (12)

1、一种处理器，其特征在于，包括一降频装置，该降频装置包括一状态转换机，一多路选择器，一降频系数寄存器，以及一时钟门控电路单元；

所述状态转换机的输出端连接到多路选择器的数据输入端；

所述降频系数寄存器用于保存处理器当前的降频系数，其输出端连接到多路选择器的选择输入端；

所述时钟门控电路单元一方面接收原始时钟作为它的时钟输入端，另一方面接收多路选择器的输出作为它的门控使能端，对原始时钟进行控制。

2、根据权利要求1所述的处理器，其特征在于，所述状态转换机包括一多位的寄存器以及相应的状态转换逻辑。

3、根据权利要求2所述的处理器，其特征在于，所述多位寄存器的每位寄存器分别独立对应一种降频系数。

4、根据权利要求1所述的处理器，其特征在于，所述时钟门控电路单元包括一个两输入的与门。

5、根据权利要求4所述的处理器，其特征在于，所述门控时钟电路单元还包括一时钟下降沿采样的锁存器或寄存器。

6、一种降频装置，其特征在于，所述降频装置包括一状态转换机，一多路选择器，一降频系数寄存器，以及一时钟门控电路单元；

所述状态转换机的输出端连接到多路选择器的数据输入端；

所述降频系数寄存器用于保存处理器当前的降频系数，其输出端连接到多路选择器的选择输入端；

所述时钟门控电路单元一方面接收原始时钟作为它的时钟输入端，另一方面接收多路选择器的输出作为它的门控使能端，对原始时钟进行控制。

7、根据权利要求6所述的降频装置，其特征在于，所述状态转换机包括一多位的寄存器，每位寄存器分别独立对应一种降频系数。

8、根据权利要求6所述的降频装置，其特征在于，所述门控时钟电路单元包括负沿锁存器和两输入的与门。

9、一种处理器的动态降频方法，其特征在于，包括下列步骤：

步骤A，当系统或用户向处理器发送新的降频指令，处理器接收并执行降频指令时，处理器根据降频指令中指定的降频系数改写降频系数寄存器，降频系数寄存器中的值发生变化；

步骤B，处理器接收到降频系数寄存器中保存的新值后，改变多路选择器以及门控时钟单元的逻辑，按照新的降频系数对输出时钟进行改变。

10、根据权利要求9所述的处理器的动态降频方法，其特征在于，所述步骤A之前还包括下列步骤：

处理器工作在一时钟频率；该时钟频率是原始时钟频率，或者是降频后的时钟频率。

11、根据权利要求9所述的处理器的动态降频方法，其特征在于，所述步骤B之后还包括下列步骤：

处理器接收到新的降频时钟，以新的时钟频率继续工作。

12、根据权利要求9至11任一项所述的处理器的动态降频方法，其特征在于，所述步骤B包括下列步骤：

步骤B1，当降频系数寄存器的值发生改变后，根据状态转换机输出的状态和降频系数寄存器的值，改变降频装置中多路选择器的输出值，输出到时钟门控电路单元，时钟门控电路单元根据新的门控信号输出新的时钟频率；

步骤B2，多路选择器产生新的输出值，以该输出值为新的门控信号传送给门控时钟电路单元的门控端，时钟门控电路单元根据新的门控信号输出新的时钟频率。

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