CN105518564A - 用于cpu过流保护的快速和自主机制 - Google Patents

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Abstract

提供了一种侦测和阻止过流诱导系统故障的方法。OC(过流)保护控制器基于接收的CPU活动信息监视CPU总功耗。相应于该监视，如果CPU功耗超过阈值，那么OC保护控制器输出频率抖动控制信号，以降低CPU时钟频率，从而CPU不会达到OC限制。OC保护控制器也输出PLL(锁相环)频率控制信号，以降低PLL时钟频率，从而改善系统效率。

Description

用于CPU过流保护的快速和自主机制
本申请依35U.S.C.§119要求2014年2年21日申请的，申请号为61/942,808，名称为“用于CPU过流保护的快速自主机制”的U.S临时申请的优先权。该临时申请的主题通过引用纳入此中。
技术领域
本公开一般涉及CPU(CentralProcessingUnit，中央处理单元)，尤其涉及CPU过流保护。
背景技术
在电子功率系统中，OC(OverCurrent，过流)或者过量的电流(excesscurrent)是存在大于预期的电子电流通过导体，导致过度的发热，以及火灾或者损坏系统和设备故障的风险的情况。过流可能的原因包括：短路、过度负载以及不正确的设计。保险丝，电路断路器，温度传感器和电流限制器是通常使用的用于控制过流风险的保护机制。
随着半导体技术等的发展，在电子设备中使用的CPU以及处理器的性能已经显著地提高。例如，在移动电话中，已广泛地使用GHz级的工作频率。当系统速度和核心需求达到更高的限制时，CPU和处理器的功耗也增加。PMIC(PowerManagementIntegratedCircuit，功率管理集成电路)是用于管理主机系统的功率需求的集成电路。PMIC一般含在电池供电的(battery-operated)的设备中，诸如移动电话和便携式多媒体播放器。
当主机系统的PMIC超载以及CPU活动性高时，指示CPU可能面临过量的功耗和过流情况。寻找一种用于提供CPU过流保护的快速和自主解决方案。
发明内容
提供了一种侦测和阻止过流导致系统故障的方法。过流保护控制器基于接收的CPU活动信息监视CPU总功耗。相应于该监视，如果CPU功耗超过阈值，那么OC保护控制器输出频率抖动控制信号，以降低CPU时钟频率，从而使得CPU不会达到OC限制。OC保护控制器还输出锁相环(PLL)频率控制信号，来降低PLL时钟频率，以改善系统效率。
在一个实施例中，OC保护控制器调用两级机制，以主动地侦测和阻止OC诱导的系统故障。为了阻止初始的OC状态，OC保护控制器首先触发门控时钟机制。OC保护控制器发送频率抖动控制信号，以相应地降低CPU的工作频率。在一个例子中，控制门控时钟百分比至60％，该60％的门控时钟百分比有效地降低CPU工作频率至60％。门控时钟机制提供了最小延迟的CPU工作频率控制。该机制由于不需要PLL重新配置以及重新锁定，因此具有快速的响应时间。除了门控时钟之外，OC保护控制器进一步控制PLL频率和PMIC电压，以改善系统效率。在一个例子中，降低PLL频率至80％以及PMIC电压从1V降低至0.85V。提供的频率和电压控制在更高延迟的代价下，改善系统效率。
其他实施例和优势在下述的详细描述中进行描述。此发明内容并不意在定义本发明。本发明由权利要求书所定义。
附图说明
图1说明了根据一个新颖的方面的具有CPU过流保护机制的电子设备。
图2说明了具有过流保护的PMIC电流波形和CPU频率波形。
图3说明了根据一个新颖的方面的用于CPU过流保护的快速和自主机制的一个实施例。
图4是根据一个新颖的方面的过流保护机制的流程图。
图5说明了过流保护下的CPU功率波形的例子。
图6说明了过流保护下的门控时钟控制波形的例子。
图7说明了过流保护下的PLL频率波形的例子。
图8说明了过流保护下的CPU电压波形的例子。
图9是根据一个新颖的方面的过流保护机制的流程图。
具体实施方式
现在，参考将在本发明的一些详细实施例中做出，参考的例子在随附的附图中说明。
图1说明了根据一个新颖的方面的具有CPU过流保护机制的电子设备100。电子设备100包括：CPU(中央处理单元)101，PMIC(功率管理集成电路)102，CPU/PMIC监视器103，以及时钟抖动控制器104。PMIC102为管理主机系统的功率需求的集成电路。当在增加的工作频率下，该系统的速度和核心需求达到更高限制时，CPU的功耗也增加。当CPU总功耗增加超过PMIC限制时，由于过流(OC)状态而导致系统崩溃。因此，需要自我调节回路来限制CPU总功耗在PMIC规范内。
根据一个新颖的方面，CPU/PMIC监视器103用于主动地监视CPU功耗水平，从而触发时钟抖动控制器104来降低CPU时钟，以维持在PMIC规范内。CPU/PMIC监视器103从PMIC102监视电流源电平(绝对值以及增长率)，如用于PMIC负载信息的箭头线111所描述的。CPU/PMIC监视器103也监视CPU内部活动，如用于CPU信号的箭头线112所描述的。基于这两个输入信息，CPU/PMIC监视器103能够确定CPU功耗是否超过阈值电平(thresholdlevel)。如果超过，那么CPU/PMIC监视器103发送频率抖动控制信号113至时钟抖动控制器104。在一个例子中，频率抖动控制信号113指示CPU时钟频率应该降低至60％。响应该频率抖动控制信号113，时钟抖动控制器104相应地降低CPU的工作频率以及发送具有降低了频率的CPU时钟信号114至CPU101。在一个例子中，通过周期性地跳过确定数目的时钟周期来得到时钟抖动。另外，PMIC提供电压也可以相应地降低。硬件自主回路确保CPU将不会到达过流限制。时钟抖动机制提供了快速和主动方法，以侦测和阻止OC诱导的系统故障，以及因为不需要PLL(锁相环)重新配置和重新锁定而具有快速的响应时间。
图2说明了具有OC保护的PMIC电流波形和CPU频率波形。在图2的例子中，线211描述随时间的PMIC电流(A)，以及线212描述随时间的CPU频率(GHz)。在时间t1之后，PMIC电流保持快速率的增加。而且，PMIC电流在时间t4接近它的PMIC电流限制。图1中的CPU/PMIC监视器103监视绝对的PMIC电流值以及增长率。然后，CPU/PMIC监视器基于绝对的PMIC电流值，PMIC电流的增长率以及CPU活动，确定是否触发时钟抖动。例如，从时间t2至t3，PMIC电流斜率到达预定阈值。相应地，CPU/PMIC监视器在时间t3触发时钟抖动以主动地降低CPU时钟频率，从而阻止潜在的OC状态。
图3说明了根据一个新颖的方面的用于CPU过流保护的快速和自主机制的优选实施例。电子功率设备300包括：CPU301，PMIC302，过流保护控制器303，门控时钟模块304，以及锁相环LLP305。PMIC302为管理主机系统的功率需求的集成电路。PMIC302可以由电池或电源提供模块替换。当在增加的工作频率下，该系统的速度和核心需求达到更高的限制时，CPU的功耗也增加。例如，当电子设备300占用具有高性能要求(high-demandingperformance)的一个或多个应用时，对应的CPU功耗快速地增加。当CPU总功耗增加超过PMIC或电池限制时，由于过流状态而导致系统故障。因此，需要自我调节回路来限制CPU总功耗在PMIC或电池规范内。
根据一个新颖的方面，OC保护控制器303用于主动地监视CPU电流消耗水平，从而触发门控时钟模块304和PLL305，以降低CPU时钟模块，PLL时钟频率，以及PMIC提供电压，从而维持在PMIC规范内。OC保护控制器303包括：功率计321、受控系统模块(systemundercontrolmodule)322，门控时钟(clock-gating，CG)控制器331，PLL频率(FREQ)控制器332，以及提供电压(VDD)控制器333。首先，OC保护控制器333监视CPU内部活动，如指示CPU活动性的箭头线311所描述的。例如，在CPU301中，存在监视CPU动态功耗的动态功率监视器306，以及监视CPU泄漏功耗的泄漏功率监视器307。然后，CPU功耗的总量/活动性输出至OC保护控制器的功率计321。注意，如此的监视为实时且非常快，例如，仅花费几个时钟周期。其次，OC保护控制器303从PMIC302监视电流源电平(绝对值和增长率)，如指示PMIC负载信息的箭头线312所描述的。基于这两个输入信息，OC保护控制器303能够非常快速地确定CPU总功耗是否超过阈值电平，例如，在几个时钟周期内。
如果侦测到CPU总功耗超过阈值，那么它指示潜在的OC状态。然后，OC保护控制器303调用机制，以主动地侦测和阻止OC诱导系统故障。为了阻止初始的OC状态，OC保护控制器303首先触发门控时钟机制。OC保护控制器303从CG控制器331向门控时钟模块304发送频率抖动控制信号313。响应频率抖动控制信号313，门控时钟模块304相应地降低CPU的工作频率以及输出具有降低了频率的CPU时钟信号314至CPU301。在一个例子中，控制门控时钟百分比至60％，该门控时钟百分比有效地降低CPU工作频率至60％。门控时钟机制提供了最小延迟的CPU工作频率控制，由于不需要PLL重新配置以及PLL重新锁定，因此门控时钟机制具有快速的响应时间。
除门控时钟之外，OC保护控制器303进一步控制PLL频率和PMIC电压。当侦测到CPU总功耗超过阈值时，PLL频率和PMIC电压也可以相应地降低，以改善系统效率。OC保护控制器303从FREQ控制器332发送PLL频率控制信号315至PLL305。在一个例子中，PLL频率控制信号315控制PLL以降低它的PLL频率至原始峰值PLL时钟频率的80％。然后PLL305输出具有降低了的PLL频率的PLL时钟信号316至门控时钟模块304。另外，OC保护控制器303也从VDD控制器311发送PMIC电压控制信号318至PMIC302，从而相应地降低PMIC电压317。相比于门控时钟机制，PMIC电压控制和PLL频率控制具有更高的延迟。但是，由于PLL频率和PMIC电压降低，门控时钟百分比增加，例如，从初始的60％回至100％，并且有效的CPU工作频率增加至80％，从而改善系统效率。
图4是根据一个新颖的方面的上述说明的用于电子功率系统中的CPU的OC保护机制的流程图。CPU工作频率由PLL时钟提供，同时CPU工作电压由PMIC提供。在步骤401中，OC保护控制器监视用于指示CPU总功耗以及过流状态的CPU活动。在步骤402中，OC保护控制器侦测CPU总功耗是否高于阈值。如果答案是否，那么在步骤403中，OC保护控制器降低目前的门控时钟。如果答案为是，那么在步骤404中，OC保护控制器通过没有改变PLL时钟而将CPU时钟频率抖动至确定的百分比来增加门控时钟。在步骤405中，OC保护控制器进一步控制PLL时钟频率以及PMIC电压以降低电平。步骤401至404形成内部回路，以阻止初始的OC状态，该内部回路提供快速和主动式的方法，以侦测和阻止OC诱导的系统故障。另一方面，步骤401至405形成具有更高延迟的外部回路，以降低PLL时钟和PMIC电压，从而改善系统效率。
现在，下面使用随附的附图说明具有OC保护和频率/电压控制的一个操作例子。在接下来的例子中，最大CPU功率图案(powerpattern)为13W以及OC保护目标CPU功率为8W。
图5说明了OC保护下的CPU功率波形的例子。如图5中的线510所描述，在时间0处，CPU功率到达初始的13W。这个高的CPU功耗高于阈值，并且在几个时钟周期内被OC保护控制器所侦测到。相应地，OC保护控制器触发门控时钟机制，该机制降低CPU时钟频率至PLL时钟频率的60％，如图6中说明。可以看见，在250ns内，使用快速响应门控时钟机制快速地控制CPU功耗至目标8W附近。
图6说明了OC保护下的门控时钟波形的例子。如图6所描述，在OC保护控制器在时间0处侦测到CPU功耗为13W时，OC保护控制器几乎立即触发门控时钟机制。如此，门控时钟控制器输出具有在原始PLL时钟频率的60％处的频率的CPU时钟。图6中的线610示出了CPU时钟和PLL时钟的频率比。在初始的门控时钟控制期间，该频率比接近0.6。稍后，当PLL频率也被控制至更低值时，CPU时钟和PLL时钟的比最终提高至接近1。
图7说明了OC保护下的PLL频率波形的例子。在图7中，线710示出实际的PLL频率，线720示出期望的PLL频率，以及线730示出有效的PLL频率。在初始的门控时钟控制期间，由于CPU门控时钟，有效的PLL时钟为原始峰值PLL频率的60％。期望的PLL频率比为原始峰值频率的80％，由于当有效频率增加时，可以改善系统效率。但是，因为花费时间用于重新配置和重新锁定PLL时钟，所以实际的PLL时钟频率停留在初始的100％处。在17us之后，实际的PLL时钟频率降至80％。参考回图6，在实际的PLL时钟频率降低至80％的同时，门控时钟比增加至0.8，从而有效的PLL频率开始增加。稍后，在22us处，门控时钟比保持增加回1，从而有效的PLL频率最终增加至80％。在80％这个点，CPU时钟等于PLL时钟，CPU时钟为原始峰值PLL时钟频率的80％。
图8说明了OC保护下的CPU电压波形的例子。CPU电压等于PMIC提供的PMIC电压。在图8中，线810示出了实际的CPU/PMIC电压，以及线820示出了期望的CPU/PMIC电压。原始的工作电压是在1V处。当侦测到OC状态时，期望的CPU电压逐渐地掉落至0.85V，该0.85V为对应的工作频率的需求电压。但是，实际的CPU电压不会立即改变。仅在PLL时钟频率掉落至80％之后，然后PMIC可以控制它的输出提供电压至0.85V的期望的PMIC电压。从以上说明可以看出，使用门控时钟和PLL频率/PMIC电压控制，有效的CPU频率从60％提高至80％，CPU功率从泄漏功率向动态功率移动，以及系统效率被改善。
图9是根据一个新颖的方面的用于电子功率系统的CPU的过流保护方法的流程图。在步骤901中，OC保护控制器接收CPU的CPU活动信息，该CPU活动信息用于确定CPU总功耗以及过流状态。在步骤902中，OC保护控制器产生PLL频率控制信号，以控制PLL输出的PLL时钟信号的PLL时钟频率。在步骤903中，OC保护控制器产生频率抖动控制信号，以控制门控时钟控制器输出的CPU时钟信号的CPU时钟频率。在步骤904中，OC保护控制器基于接收的CPU活动信息监视CPU总功耗。相应于该监视，OC保护控制器输出频率抖动控制信号和PLL频率控制信号，从而CPU不会到达OC限制。在步骤905中，OC保护控制器也监视供应PMIC电压至CPU的PMIC的PMIC负载信息。在步骤906中，OC保护控制器产生PMIC电压控制信号，以降低PMIC电压，同时相应于CPU功耗和PMIC负载信息而降低PLL频率。
虽然本发明已经结合用于指导目的某些特定实施例进行了描述，但本发明不限于此。因此，各种修改，改编和所描述的实施例的各种特征的组合可以在不脱离如权利要求书中阐述的本发明的范围的情况下实施。

Claims (21)

1.一种装置，包括：
CPU；
锁相环控制器，用于接收锁相环频率控制信号，并相应输出锁相环时钟信号；
门控时钟控制器，用于接收所述锁相环时钟信号以及频率抖动控制信号，并相应输出CPU时钟信号；以及
过流保护控制器，基于接收的CPU活动信息监视CPU总功耗，并相应输出所述频率抖动控制信号以及所述锁相环频率控制信号，以使所述CPU不会达到过流限制。
2.如权利要求1所述的装置，其中，所述过流保护控制器包括：功率计，用于基于所述CPU活动信息监视所述CPU总功耗。
3.如权利要求2所述的装置，其中，所述CPU总功耗包括：动态功耗和泄漏功耗。
4.如权利要求1所述的装置，其中，当所述CPU功率大于预定阈值时，所述频率抖动控制信号控制所述门控时钟控制器降低CPU时钟频率与锁相环时钟频率之比。
5.如权利要求4所述的装置，其中，所述过流保护控制器在多个CPU时钟周期侦测到所述CPU功率大于所述预定阈值时，输出所述频率抖动控制信号。
6.如权利要求1所述的装置，其中，当所述CPU功率大于预定阈值时，所述锁相环频率控制信号控制所述锁相环控制器降低锁相环时钟频率。
7.如权利要求6所述的装置，其中，所述锁相环时钟频率被降低，以使CPU时钟频率和所述锁相环时钟频率之比大致等于1。
8.如权利要求1所述的装置，进一步包括：功率管理集成电路，用于提供功率管理集成电路电压至所述CPU。
9.如权利要求8所述的装置，其中，相应于所述CPU总功耗和功率管理集成电路负载信息，所述过流保护控制器还输出功率管理集成电路电压控制信号至所述功率管理集成电路，以控制所述功率管理集成电路电压。
10.如权利要求9所述的装置，其中，当降低所述锁相环时钟频率时，所述功率管理集电路电压控制信号控制所述功率管理集成电路降低所述功率管理集成电路电压。
11.一种方法，包括：
(a)接收CPU的CPU活动信息；
(b)产生锁相环频率控制信号，用于控制锁相环控制器输出的锁相环时钟的锁相环时钟频率；
(c)产生频率抖动控制信号，用于控制门控时钟控制器输出的CPU时钟的CPU时钟频率；以及
(d)基于所述接收的CPU活动信息监视CPU总功耗，并相应输出所述频率抖动控制信号和所述锁相环频率控制信号，以使所述CPU不会达到过流限制。
12.如权利要求11所述的方法，其中，在(d)中的监视包含：基于所述CPU活动信息，使用功率计来监视所述CPU总功耗。
13.如权利要求12所述的方法，其中，所述CPU总功耗包括：动态功耗和泄漏功耗。
14.如权利要求11所述的方法，其中，当所述CPU功率超过预定阈值时，所述频率抖动控制信号降低所述CPU时钟频率和所述锁相环时钟频率之比。
15.如权利要求14所述的方法，其中，在多个CPU时钟周期侦测到所述CPU功率大于所述预定阈值时，产生所述频率抖动控制信号。
16.如权利要求11所述的方法，其中，当所述CPU功率大于预定阈值时，所述锁相环频率控制信号降低所述锁相环时钟频率。
17.如权利要求16所述的方法，其中，所述锁相环时钟频率被降低，从而使得所述CPU时钟频率和所述锁相环时钟频率之比大致等于1。
18.如权利要求1所述的方法，进一步包括：
监视功率管理集成电路的功率管理集成电路负载信息，其中，该功率管理集成电路提供功率管理集成电路电压至所述CPU。
19.如权利要求18所述的方法，进一步包括：
响应于所述CPU总功耗和所述功率管理集成电路负载信息，产生功率管理集成电路电压控制信号，以控制所述功率管理集成电路电压。
20.如权利要求19所述的方法，其中，当所述锁相环时钟频率降低时，所述功率管理集成电路电压控制信号控制所述功率管理集成电路降低所述功率管理集成电路电压。
21.一种装置，包括：
CPU；
功率管理集成电路；
CPU/功率管理集成电路监视器，用于基于CPU活动信息和功率管理集成电路负载信息监视CPU总功耗，并相应输出基于所述CPU总功耗的频率抖动控制信号；以及
时钟抖动控制器，用于接收所述频率抖动控制信号，并相应输出CPU时钟信号，以使CPU不会达到过流限制。
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