CN101097550A - 存储器存取控制设备和方法、以及通信设备 - Google Patents

存储器存取控制设备和方法、以及通信设备 Download PDF

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CN101097550A CNA2007101124641A CN200710112464A CN101097550A CN 101097550 A CN101097550 A CN 101097550A CN A2007101124641 A CNA2007101124641 A CN A2007101124641A CN 200710112464 A CN200710112464 A CN 200710112464A CN 101097550 A CN101097550 A CN 101097550A
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    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
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    • G—PHYSICS
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    • G06F12/14—Protection against unauthorised use of memory or access to memory
    • G06F12/1408—Protection against unauthorised use of memory or access to memory by using cryptography

Abstract

一种存储器存取控制设备，包括：置乱密钥存储单元，用于存储输入置乱密钥；以及置乱单元，用于通过使用存储的置乱密钥来置乱输入逻辑地址，将存储器中被实际访问的物理地址分配给输入逻辑地址。

Description

存储器存取控制设备和方法、以及通信设备
相关申请的交叉参考
本发明包含与于2006年6月26日向日本专利局提交的日本专利申请JP 2006-1 4807相关的主题，其全部内容结合于此作为参考。
技术领域
本发明涉及存储器存取控制设备和方法以及通信设备，更具体地，涉及可容易提高存储器中数据的安全性的存储器存取控制设备和方法以及通信设备。
背景技术
已经提出了一种技术(例如，参见日本未审查专利申请公开(PCT国际申请的翻译)第2003-500786号)，其通过置乱由诸如CPU(中央处理单元)的处理器请求访问的逻辑地址，并将存储器中被实际访问的物理地址分配给该逻辑地址，使得难于解析和篡改存储在存储器中的数据。
发明内容
近些年，窃听和篡改数据的技术已经变得更加先进。因此，除在日本未审查专利申请(PCT国际申请的翻译)公开第2003-500786号中的公开的技术之外，还需要提高存储在存储器中的数据的安全性。
考虑到上述情况提出了本发明。期望容易地提高存储在存储器中的数据的安全性。
根据本发明第一实施例的存储器存取控制设备包括：置乱密钥存储装置，用于存储输入置乱密钥；以及置乱装置，用于通过使用存储的置乱密钥来置乱输入逻辑地址，将存储器中被实际访问的物理地址分配给输入逻辑地址。
存储器存取控制设备可进一步包括随机数生成装置，用于生成随机数或伪随机数作为置乱密钥。
随机数生成单元可生成Gold队列伪随机数作为上述伪随机数。
当生成的随机数或伪随机数等于预定值时，随机数生成装置可生成新的随机数或伪随机数。
根据本发明第二实施例的存储器存取控制方法包括以下步骤：存储输入置乱密钥；以及通过使用存储的置乱密钥来置乱输入逻辑地址，将存储器中被实际访问的物理地址分配给输入逻辑地址。
根据本发明第三实施例的通信设备与具有非接触集成电路卡功能的设备进行通信。该通信设备包括：置乱密钥存储装置，用于存储输入置乱密钥；以及置乱装置，用于通过使用存储的置乱密钥来置乱输入逻辑地址，将存储器中被实际访问的物理地址分配给输入逻辑地址，其中，存储器用于存储从具有非接触集成电路卡功能的设备中读取的数据。
在本发明的第一实施例中，存储输入置乱密钥，并且通过使用存储的置乱密钥来置乱输入逻辑地址，将存储器被实际访问的物理地址分配给逻辑地址。
在本发明的第二和第三实施例中，存储输入置乱密钥，并且通过使用存储的置乱密钥来置乱输入逻辑地址，将存储器中被实际访问的物理地址分配给逻辑地址。
根据本发明的第一至第三实施例，难以解析和篡改存储在存储器中的数据。另外，根据本发明的第一和第二实施例，可容易提高存储在存储器中的数据的安全性。
附图说明
图1是示出根据本发明实施例的读取器-写入器的框图；
图2是示出图1中所示控制模块的功能结构的框图；
图3是示出图2中所示随机数输出单元的第一实例的功能结构的框图；
图4是示出图2中所示随机数输出单元的功能结构的详细框图；
图5是示出由图1中所示读取器-写入器执行的置乱密钥生成处理的流程图；
图6是示出由图1中所示读取器-写入器执行的存储器存取控制处理的流程图；
图7是示出图2中所示随机数输出单元的第二实例的功能结构的框图；以及
图8是示出当包括图7中所示随机数输出单元时，由图1中所示读取器-写入器执行的置乱密钥生成处理的流程图。
具体实施方式
在描述本发明的实施例之前，下面讨论权利要求的特征和本发明实施例中公开的特定元件之间的对应关系。这些描述旨在保证在该说明书中描述了支持所要求的发明的实施例。因此，即使在随后实施例中的元件没有被描述为与本发明的某一特征相关，也不一定表示该元件与权利要求的该特征不相关。相反，即使本文中将某元件描述为与权利要求的某一特征相关，也不一定表示该元件与权利要求的其他特征不相关。
首先，根据本发明第一实施例的存储器存取控制设备(例如，图2中所示的总线置乱单元43)包括：置乱密钥存储装置(例如，图2中所示的置乱密钥存储部51)，用于存储输入置乱密钥；以及置乱装置(例如，图2中所示的地址总线置乱电路52)，用于通过使用存储的置乱密钥来置乱输入逻辑地址，将存储器中被实际访问的物理地址分配给输入逻辑地址。
其次，根据本发明第一实施例的存储器存取控制设备包括随机数生成装置(例如，图3中所示的随机数生成器101)，用于生成作为置乱密钥的随机数或伪随机数。
根据本发明第二实施例的存储器存取控制方法包括以下步骤：存储输入置乱密钥(例如，图5中所示的步骤S2或图8中所示的步骤S105)；以及通过使用存储的置乱密钥来置乱输入逻辑地址，将存储器中被实际访问的物理地址分配给输入逻辑地址(例如，图6中所示的步骤S38或步骤S41)。
根据本发明第三实施例的通信设备(例如，图1中所示的读取器/写入器1)与具有非接触集成电路卡功能的设备(例如，图1中所示的IC卡2)进行通信。根据本发明第三实施例的通信设备包括：置乱密钥存储装置(例如，图2中所示的置乱密钥存储部51)，用于存储输入置乱密钥；以及置乱装置(例如，图2中所示的地址总线置乱电路52)，用于通过使用存储的置乱密钥来置乱输入逻辑地址，将存储器(例如，图2中所示的存储器33)中被实际访问的物理地址分配给输入逻辑地址，其中，存储器用于存储从具有非接触集成电路卡功能的设备中读取的数据。
下面参照附图描述本发明的实施例。
图1是示出根据本发明实施例的读取器-写入器1的框图。根据该实施例的读取器-写入器1包括天线11、RF(射频)驱动基板12、以及控制模块13。
RF驱动基板12经由天线11通过使用具有单一频率的载波执行与非接触型的IC(集成电路)卡2的电磁感应邻近通信。对于由RF驱动基板12使用的载波频率，例如，可使用13.56MHz(兆赫)的ISM(工业、科学和医学)频段等。邻近通信表示当两个装置之间的距离在几十厘米内时，两个装置能够彼此通信的通信。邻近通信包括两个装置(的外壳)相互接触而执行通信的一种通信。
控制模块13执行用于实现使用IC卡2的服务的处理。如果需要的话，控制模块13通过天线11和RF驱动基板12将用于服务的数据写在IC卡2上以及从IC卡2读取用于服务的数据。另外，控制模块13可并行执行多种类型的服务处理。具体地，读取器-写入器1可使用非接触类型的IC卡2单独提供多种服务，例如，电子货币服务、预付卡服务、以及各种运输的票卡服务。
图2是示出图1中所示控制模块13的功能结构的框图。控制模块13包括CPU 31、存储器存取控制器32、存储器33、以及复位电路34。存储器存取控制器32包括置乱密钥改变命令单元41、随机数输出单元42、以及总线置乱单元43。总线置乱单元43包括置乱密钥存储部51和地址总线置乱电路52。置乱密钥存储部51包括置乱密钥缓冲器61和内部存储器62。
CPU 31和地址总线置乱电路52通过具有n位总线宽度的地址总线35互相连接。地址总线置乱电路52和存储器33通过具有等于地址总线35的总线宽度的n位总线宽度的地址总线36互相连接。CPU 31和存储器33通过具有m位总线宽度的数据总线37相互连接。
通过执行预定程序，CPU 31执行用于实现使用IC卡2的服务的处理。另外，CPU 31可并行执行对应于服务的程序。换句话说，CPU 31可并行执行用于多种服务的处理。
CPU 31将用于每种服务的数据写入存储器33以及从存储器33读取用于每种服务的数据。当CPU 31将数据写入存储器33时，CPU31使用地址总线35来为地址总线置乱电路52提供表示逻辑地址的逻辑地址信号，该逻辑地址表示逻辑数据写入位置，以及使用数据总线37来为存储器33提供写入信号，该写入信号包括写入数据并表示数据写入命令。当CPU 31从存储器33读取数据时，CPU 31使用地址总线35来为地址总线置乱电路52提供表示逻辑地址的逻辑地址信号，该逻辑地址表示逻辑数据读取位置，以及使用数据总线37来为存储器33提供表示数据读取命令的读取信号。
存储器存取控制器32通过CPU 31控制存储器33的存取。
在存储器存取控制器32中包含的部件之中，例如，置乱密钥改变命令单元41包括按钮和开关。例如，在改变存储在置乱密钥存储部51中的置乱密钥的情况下，用户使用置乱密钥改变命令单元41来输入置乱密钥改变命令。
当置乱密钥改变命令单元41为随机数输出单元42提供表示置乱密钥改变命令的信号时，随机数输出单元42生成由n位串形成的伪随机数，并将生成的伪随机数作为置乱密钥输出至置乱密钥缓冲器61。
总线置乱单元43执行用于将由CPU 31提供的逻辑地址表示的逻辑地址转换为在存储器33中将被实际访问的物理地址的处理。
在包括总线置乱单元43中的部件中，从随机数输出单元42提供的伪随机数被作为置乱密钥存储在置乱密钥存储部51中。具体地，置乱密钥存储部51中的置乱密钥缓冲器61将由随机数输出单元42提供的伪随机数作为置乱密钥进行存储。另外，置乱密钥缓冲器61还提供置乱密钥并将其存储在内部存储器62中。内部存储器62由诸如闪存的非易失性存储器或由电池支持的RAM(随机存取存储器)等形成。即使控制模块13的电源处于关闭状态，内部存储器62仍持续地存储置乱密钥。另外，当控制模块13的电源从关闭状态变为开启状态时，置乱密钥缓冲器61读取并存储在内部存储器62中存储的置乱密钥。到在控制模块13的电源开启后完成从内部存储器62读取置乱密钥为止，置乱密钥缓冲器61向复位电路34提供复位命令信号。
通过使用存储在置乱密钥缓冲器61中的置乱密钥来置乱由从CPU 31提供的逻辑地址信号所表示的逻辑地址，地址总线置乱电路52将该逻辑地址转换为在存储器33中将被实际访问的物理地址。换句话说，通过置乱输入逻辑地址，地址总线置乱电路52将物理地址分配给逻辑地址。地址总线置乱电路52为存储器33提供表示通过转换所获得的物理地址的物理地址信号。
例如，存储器33由诸如闪存、EEPROM(电可擦除可编程只读存储器)、HDD(硬盘驱动器)、MRAM(磁阻随机存取存储器)、FeRAM(铁电随机存取存储器)、以及OUM(双向通用存储器)的非易失性存储器中的一种形成。当被提供有来自CPU 31的写入信号时，存储器33写入包括在由地址总线置乱电路52提供的物理地址信号表示的存储器33中的物理地址处的写入信号中的数据。另外，当被提供有来自CPU 31的读取信号时，存储器33读取由地址总线置乱电路52提供的物理地址信号表示的存储器33中的物理地址处的数据，并通过数据总线37将读取的数据提供给CPU 31。
当将复位命令信号从置乱密钥缓冲器61提供给复位电路34时，复位电路34通过向CPU 31提供复位信号来初始化CPU 31的状态。
图3是示出随机数输出单元42的第一实例的功能结构的框图。随机数字输出单元42包括随机数字生成器101和开关102。
随机数生成器101包括：LFSR(线性反馈移位寄存器)随机数输出单元111，包括具有L1位的移位寄存器；LFSR随机数输出单元112，包括具有L2位的移位寄存器；以及EXOR(异或)电路113。
LFSR随机数输出单元111和112基于已知的LFSR原理，其中，具有由移位寄存器中预定数目的位所表示的值的异或逻辑和被作为反馈值输入移位寄存器。随机数生成器101通过使用异或电路113以获得由LFSR随机生成单元111和112生成的两个不同的M序列伪随机数的每一位的异或逻辑和，来生成Gold序列随机数。包括在随机数生成器101中的LFSR随机数输出单元的数目并不限于两个，而可以是三个或更多。
当从置乱密钥改变命令单元41接收表示置乱密钥改变命令的输入信号时，开关102被接通，从而通过开关102将表示由随机数生成器101生成的Gold序列随机数的位串输出到置乱密钥缓冲器61。
图4是示出总线置乱单元43的功能结构的详细框图。
置乱密钥缓冲器61包括具有n位的串行输入和并行输出移位寄存器。在置乱密钥缓冲器61中，将从随机数输出单元42中作为串行信号提供的伪随机数存储为置乱密钥。
地址总线置乱电路52通过使用EXOR电路151-1～151-n将逻辑地址转换为具有位SA1～SAn的n位物理地址，从而获得具有位A1～An的并且由通过地址总线35从CPU 31提供的逻辑地址信号所表示的n位逻辑地址的每一位与具有位K1～Kn并且存储在置乱密钥缓冲器61中的n位置乱密钥的每一位之间的异或逻辑和。地址总线置乱电路52为存储器33提供表示通过转换而获得的物理地址的物理地址信号。
下面，将参照图5和图6描述读取器-写入器1的处理。
首先，下面参照图5所示的流程图描述由读取器-写入器1执行的置乱密钥生成处理。例如，在接通读取器-写入器1的电源时的情况下，用户使用置乱密钥改变命令单元41输入置乱密钥改变命令以改变置乱密钥开始置乱密钥生成处理。
在步骤S1中，随机数输出单元42输出伪随机数。具体地，置乱密钥改变命令单元41通过向开关102提供表示置乱密钥改变命令的信号来接通开关102。当读取器-写入器1的电源接通时，随机数生成器101持续生成伪随机数。开关102的接通开始了通过开关102将伪随机数从随机数生成器101输出至置乱密钥缓冲器61。当从随机数生成器101输出了n位伪随机数时，开关102断开。
在步骤S2中，总线置乱单元43设置置乱密钥。之后，置乱密钥生成处理结束。具体地，在置乱密钥缓冲器61中，由n位串形成并由随机数输出单元42提供的伪随机数被作为置乱密钥存储在内部寄存器中。置乱密钥缓冲器61提供置乱密钥并将其存储在内部存储器62中。换句话说，置乱密钥通过内部存储器62备份。
这使得当读取器-写入器1的数量为多个时可以为每个控制模块13都设置具有不同值且难以预测的置乱密钥。例如在从工厂运送读取器-写入器1之前执行置乱密钥生成处理。
接下来，下面参照图6所示的流程图描述由读取器-写入器1执行的存储器存取控制处理。例如当读取器-写入器1的电源接通时开始存储器存取控制处理。
在步骤S31中，接通读取器-写入器1的电源并接通控制模块13的电源，从而置乱密钥缓冲器61开始向复位电路34提供复位命令信号。
在步骤S32中，复位电路34通过开始向CPU 31提供复位信号来复位CPU 31。这初始化了CPU 31的状态。
在步骤S33中，置乱密钥缓冲器61读取存储在内部存储器62中的置乱密钥。置乱密钥缓冲器61将读取的置乱密钥存储在内部寄存器中。
在步骤S34中，置乱密钥缓冲器61停止向复位电路34提供复位命令信号。因此，复位电路34停止向CPU 31提供复位信号，并且CPU 31开始程序执行。
在步骤S35中，CPU 31确定是否写入数据。在执行程序的过程中，如果在下一步骤中没有执行数据写入，则CPU 31确定不写入数据，并且处理前进到步骤S36。
在步骤S36中，CPU 31决定是否读取数据。在执行程序的过程中，如果在下一步骤中没有执行数据读取，则CPU 31确定不读取数据，并且处理返回至步骤S35。
之后，重复执行步骤S35和S36，直到CPU 31在步骤S35中确定写入数据或在步骤S36中确定读取数据。
在执行程序的过程中，如果在下一步骤中执行数据写入，则在步骤S35中，CPU 31确定写入数据，并且处理前进到步骤S37。
在步骤S37中，CPU 31命令写入数据。具体地，CPU 31使用地址总线35来为地址总线置乱电路52提供表示逻辑地址的逻辑地址信号，该逻辑地址表示逻辑数据写入位置。另外，CPU 31使用数据总线37来为存储器33提供包括写入数据并表示数据写入命令的写入信号。
在步骤S38中，地址总线置乱电路52将逻辑地址转换成物理地址。具体地，地址总线置乱电路52通过获得由逻辑地址信号表示的逻辑地址的每一位与存储在置乱密钥缓冲器61中的置乱密钥的每一位之间的异或逻辑和以及置乱逻辑地址来将逻辑地址转换成物理地址。地址总线置乱电路52使用地址总线36来为存储器33提供表示通过转换所获得的物理地址的物理地址信号。
在步骤S39中，将数据写入存储器33中。具体地，存储器33将包括在由CPU 31提供的写入信号中的数据写入到由物理地址信号表示的存储器33中的物理地址处。即使通过CPU 31命令存储器33在连续的物理地址处写入数据，而实际上将数据写入存储器33以被随机配置。因此，难以解析和篡改存储在存储器33中的数据内容。
然后，处理返回步骤S35，并执行步骤S35和随后的步骤。
在执行程序的过程中，如果在下一步骤执行数据读取，则在步骤S36中，CPU 31确定读取数据，并且处理前进到步骤S40。
在步骤S40中，CPU 31命令读取数据。具体地，CPU 31使用地址总线35为地址总线置乱电路52提供表示逻辑地址的逻辑地址信号，该逻辑地址表示逻辑数据读取位置。另外，CPU 31使用数据总线37为存储器33提供表示数据读取命令的读取信号。
类似于步骤S38，在步骤S41中，将逻辑地址转换成物理地址，并通过地址总线36将表示通过转换所获得的物理地址的物理地址信号从地址总线置乱电路52提供给存储器33。
在步骤S42中，存储器33读取数据。具体地，存储器33读取存储在由物理地址信号表示的物理地址处的数据，并使用数据总线37将读取的数据提供给CPU 31。
之后，处理返回至步骤S35，并执行步骤S35和随后的步骤。
如上所述，当读取器-写入器1的数量是多个时，可容易地为每个控制模块13设置不同的置乱密钥。即使解析了为一个控制模块13设置的置乱密钥，仍然难以使用该置乱密钥来解析和篡改存储在不同控制模块13的存储器33中的数据。因此，可使基于数据分配和篡改数据的破坏最小化。
另外，对于用于生成伪随机数的方法和用于置乱地址的方法，可以在不进行修改的情况下使用相关技术，而不需要设置新的复杂电路。因此，除输入置乱密钥改变命令之外，不需要用户的其它努力。因而，可容易地提高存储在存储器33中的数据的安全性。
接下来，下面参照图7和图8描述随机数输出单元42的第二实例。
图7是示出随机数输出单元42的第二实例的功能结构的框图。图7中所示的随机数输出单元42包括随机数生成器101、位串检查器201、开关202、由具有n位的移位寄存器形成的随机数寄存器203、以及开关204。在图7中，对应于图3中所示那些部分的部分由相同的参考标号表示，并且处理相同的部分由于它们的描述是重复的而不再进行描述。
位串检查器201从置乱密钥改变命令单元41获取表示置乱密钥改变命令的信号。当置乱密钥改变命令单元41为位串检查器201提供置乱密钥改变命令时，位串检查器201接通开关202。从而，通过开关202从随机数生成器101提供由随机数生成器101生成的Gold序列伪随机数表示的位串并将其存储在随机数寄存器203中。
另外，位串检查器201检查存储在随机数寄存器203中的伪随机数是否等于被禁止用作置乱密钥的预定值。如果存储在随机数寄存器203中的伪随机数等于被禁止用作置乱密钥的预定值，则位串检查器201接通开关202，以将具有预定位数的伪随机数从随机数生成器101输出至随机数寄存器203，从而改变了存储在随机数寄存器203中的伪随机数的值。如果存储在随机数寄存器203中的伪随机数不等于被禁止用作置乱密钥的预定值，则位串检查器201接通开关204。这使存储在随机数寄存器203中的伪随机数(由n位串形成)通过开关204输出至置乱密钥缓冲器61。换句话说，如果由随机数生成器101生成的伪随机数等于被禁止用作置乱密钥的预定值，则位串检查器201控制随机数生成器101，使得随机数生成器101生成新的伪随机数并将生成的不同于被禁止用作置乱密钥的值的伪随机数输出至置乱密钥缓冲器61。
接下来，下面参照图8中所示的流程图描述当读取器-写入器1包括图7中所示的随机数输出单元42时，代替图5中所示的置乱密钥生成处理的由读取器-写入器1执行的置乱密钥生成处理。例如，在读取器-写入器1的电源接通时的情况下，用户使用置乱密钥改变命令单元41输入置乱密钥改变命令开始图8中所示的置乱密钥生成处理。
在步骤S101中，随机数输出单元42生成伪随机数。具体地，置乱密钥改变命令单元41为位串检查器201提供表示置乱密钥改变命令的信号。位串检查器201接通开关202。在读取器-写入器1的电源接通时，随机数生成器101持续生成伪随机数。开关202的接通开始了通过开关202将伪随机数从随机数生成器101输出至随机数寄存器203。当通过随机数生成器101输出n位伪随机数时，位串检查器201断开开关202。
在步骤S102中，位串检查器201确定伪随机数是否是被禁止用作置乱密钥的值。具体地，位串检查器201将存储在随机数寄存器203中的伪随机数与被禁止用作置乱密钥的值进行比较。例如，用户预先设置与其它值比较起来容易被估计的值作为禁止用作置乱密钥的值，例如，诸如000...000和111...111的具有连续相同数字的位串以及诸如0101...0101、0101...010、1010...1010、和1010...101的不同的数字组交替重复的位串。如果位串检查器201确定存储在随机数寄存器203中的伪随机数是被禁止用作置乱密钥的值中的一个，则处理前进到步骤S103。
在步骤S103中，位串检查器201生成新的伪随机数。具体地，通过接通开关202，位串检查器201控制随机数生成器101，以向随机数寄存器203输出具有预定位数的伪随机数。随机数寄存器203将所存储的位串向上移位输入至随机数寄存器203的新的伪随机数的位数，并将新的伪随机数加到存储的位串的末尾。换句话说，由随机数生成器101生成的新的伪随机数被存储在随机数寄存器203中。
之后，处理返回步骤S102，并重复执行步骤S102和S103，直到在步骤S102中确定伪随机数不是被禁止用作置乱密钥的值。
在步骤S102中，如果确定伪随机数不是被禁止用作置乱密钥的值，则处理前进到步骤S104。
在步骤S104中，随机数输出单元42输出伪随机数。具体地，位串检查器201接通开关204。这使得通过开关204将存储在随机数寄存器203中的伪随机数输出至置乱密钥缓冲器61。
类似于图5中的步骤S2，在步骤S105中，设置置乱密钥，并结束图8中所示的置乱密钥生成处理。
如上所述，防止将可被容易估计的值设置成置乱密钥。因此，难以解析和篡改存储在存储器33中的数据，从而提高了存储在存储器33中的数据的安全性。另外，例如，通过以交换或初始化存储器33的定时改变置乱密钥，使得更加难以解析置乱密钥。
前面的描述描述了Gold序列伪随机数被用作置乱密钥的情况。然而，用作置乱密钥的随机数或伪随机数并不限于上述实施例，而是例如可以使用在仅使用一个LFSR的情况下获得的M序列伪随机数，以及可以使用利用热噪声的物理伪随机数。
另外，用于置乱地址的方法不限于上述实例。然而，还可以使用基于随机数或伪随机数设置的置乱密钥的另一种方法。
前面的描述举例说明了作为与读取器-写入器1通信方的IC卡2。显然，读取器-写入器1可与非接触IC卡功能装置进行通信，例如，具有非接触IC卡功能的便携式电话、PDA(个人数字助理)、计时器、以及计算机。
另外，图2中所示的存储器存取控制器32可应用于不同于读取器-写入器1的存储数据读取/写入装置。
此外，除上述禁止图7中所示的随机数输出单元42输出可被容易估计的值作为置乱密钥之外，可以根据需要设置禁止输出的任意值。
另外，尽管前面的描述描述了图2中所示的存储器33是非易失性存储器的情况，但是很显然，可将随机数输出单元42用作易失性存储器。
本领域的技术人员应该理解，根据设计要求和其他因素，可以有多种修改、组合、子组合和改进，均应包含在本发明的权利要求或等同物的范围之内。

Claims (8)

1.一种存储器存取控制设备，包括：
置乱密钥存储装置，用于存储输入置乱密钥；以及
置乱装置，用于通过使用所存储的置乱密钥来置乱输入逻辑地址，将存储器中被实际访问的物理地址分配给所述输入逻辑地址。
2.根据权利要求1所述的存储器存取控制设备，进一步包括随机数生成装置，用于生成随机数或伪随机数作为所述置乱密钥。
3.根据权利要求2所述的存储器存取控制设备，其中，所述随机数生成装置生成Gold序列伪随机数作为所述伪随机数。
4.根据权利要求2所述的存储器存取控制设备，其中，当所生成的随机数或伪随机数等于预定值时，所述随机数生成装置生成新的随机数或伪随机数。
5.一种存储器存取控制方法，包括以下步骤：
存储输入置乱密钥；以及
通过使用所存储的置乱密钥来置乱输入逻辑地址，将存储器中被实际访问的物理地址分配给所述输入逻辑地址。
6.一种用于与具有非接触集成电路卡功能的设备进行通信的通信设备，所述通信设备包括：
置乱密钥存储装置，用于存储输入置乱密钥；以及置乱装置，用于通过使用所存储的置乱密钥来置乱输入逻辑地址，将存储器中被实际访问的物理地址分配给所述输入逻辑地址，其中，所述存储器用于存储从具有所述非接触集成电路卡功能的所述设备中读取的数据。
7.一种存储器存取控制设备，包括：
置乱密钥存储单元，用于存储输入置乱密钥；以及置乱单元，用于通过使用所存储的置乱密钥来置乱输入逻辑地址，将存储器中被实际访问的物理地址分配给所述输入逻辑地址。
8.一种用于与具有非接触集成电路卡功能的设备进行通信的通信设备，所述通信设备包括：
置乱密钥存储单元，用于存储输入置乱密钥；以及置乱单元，用于通过使用所存储的置乱密钥来置乱输入逻辑地址，将存储器中被实际访问的物理地址分配给所述输入逻辑地址，其中，所述存储器用于存储从具有所述非接触集成电路卡功能的所述设备中读取的数据。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102693190A (zh) * 2011-02-04 2012-09-26 瑞创国际公司 认证铁电随机存取存储器(f-ram)装置和方法
CN102957692A (zh) * 2008-05-13 2013-03-06 索尼株式会社 通信装置、通信方法、通信系统和服务发布方法
CN104346103A (zh) * 2013-08-09 2015-02-11 群联电子股份有限公司 指令执行方法、存储器控制器与存储器储存装置
CN102866877B (zh) * 2011-07-08 2017-05-10 三星电子株式会社 存储器控制器及操作方法，及含存储器控制器的电子设备
CN111209222A (zh) * 2018-11-22 2020-05-29 三星电子株式会社 存储器控制器及其操作方法和存储器系统
CN116343889A (zh) * 2023-03-03 2023-06-27 合肥悦芯半导体科技有限公司 一种存储芯片置乱测试方法、装置、设备及存储介质

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5779434B2 (ja) * 2011-07-15 2015-09-16 株式会社ソシオネクスト セキュリティ装置及びセキュリティシステム
KR20220009523A (ko) * 2020-07-15 2022-01-25 삼성전자주식회사 스토리지 컨트롤러, 및 스토리지 컨트롤러의 동작 방법

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4423287A (en) * 1981-06-26 1983-12-27 Visa U.S.A., Inc. End-to-end encryption system and method of operation
JPS60177498A (ja) * 1984-02-23 1985-09-11 Fujitsu Ltd 半導体記憶装置
US5226137A (en) * 1989-05-15 1993-07-06 Dallas Semiconductor Corp. Electronic key with multiple password protected sub-keys using address and translation to implement a block data move between public and protected sub-keys
WO2004077300A1 (ja) 1992-01-22 2004-09-10 Yoshimasa Kadooka Icメモリカード及びそのデータ保護方法
US5539769A (en) * 1994-03-28 1996-07-23 University Of Southern California Adaptive fuzzy frequency hopping system
US5890199A (en) * 1996-10-21 1999-03-30 Ramtron International Corporation Data processor incorporating a ferroelectric memory array selectably configurable as read/write and read only memory
US6272637B1 (en) * 1997-04-14 2001-08-07 Dallas Semiconductor Corporation Systems and methods for protecting access to encrypted information
US5943283A (en) * 1997-12-05 1999-08-24 Invox Technology Address scrambling in a semiconductor memory
JP3638770B2 (ja) * 1997-12-05 2005-04-13 東京エレクトロンデバイス株式会社 テスト機能を備える記憶装置
DE19922155A1 (de) * 1999-05-12 2000-11-23 Giesecke & Devrient Gmbh Speicheranordnung mit Adreßverwürfelung
US6507808B1 (en) * 1999-06-23 2003-01-14 International Business Machines Corporation Hardware logic verification data transfer checking apparatus and method therefor
US7051067B1 (en) * 1999-11-22 2006-05-23 Sun Microsystems, Inc. Object oriented mechanism for dynamically constructing customized implementations to enforce restrictions
JP3314181B2 (ja) * 2000-04-07 2002-08-12 独立行政法人通信総合研究所 擬似乱数列の出力装置、送信装置、受信装置、通信システム、フィルタ装置、擬似乱数列の出力方法、送信方法、受信方法、フィルタ方法、ならびに、情報記録媒体
JP2002328845A (ja) * 2001-05-07 2002-11-15 Fujitsu Ltd 半導体集積回路及びｉｃカードのセキュリティー保護方法
FR2825869B1 (fr) * 2001-06-08 2003-10-03 France Telecom Procede d'authentification entre un objet de telecommunication portable et une borne d'acces public
FR2831737B1 (fr) * 2001-10-29 2003-12-26 France Telecom Procede et systeme de transmission avec controle d'acces de donnees numeriques embrouillees dans un reseau d'echange de donnees
US20030115476A1 (en) * 2001-10-31 2003-06-19 Mckee Bret Hardware-enforced control of access to memory within a computer using hardware-enforced semaphores and other similar, hardware-enforced serialization and sequencing mechanisms
US7149764B2 (en) * 2002-11-21 2006-12-12 Ip-First, Llc Random number generator bit string filter
US7149898B2 (en) * 2002-01-14 2006-12-12 Sun Microsystems, Inc. Self-monitoring and trending service system with a cascaded pipeline with enhanced authentication and registration
US7295674B2 (en) * 2002-02-21 2007-11-13 Nxp B.V. On-line randomness test for detecting irregular pattern
US7055082B2 (en) * 2002-10-29 2006-05-30 Victor Company Of Japan, Ltd. Information recording and reproducing apparatus
US7032088B2 (en) * 2003-08-07 2006-04-18 Siemens Corporate Research, Inc. Advanced memory management architecture for large data volumes
CN100356342C (zh) 2003-11-18 2007-12-19 株式会社瑞萨科技 信息处理装置
US20050172132A1 (en) * 2004-01-30 2005-08-04 Chen Sherman (. Secure key authentication and ladder system
WO2005101975A2 (en) * 2004-04-22 2005-11-03 Fortress Gb Ltd. Accelerated throughput synchronized word stream cipher, message authenticator and zero-knowledge output random number generator
US7380119B2 (en) * 2004-04-29 2008-05-27 International Business Machines Corporation Method and system for virtualization of trusted platform modules
US7765600B2 (en) * 2004-05-04 2010-07-27 General Instrument Corporation Methods and apparatuses for authorizing features of a computer program for use with a product
JP4447977B2 (ja) * 2004-06-30 2010-04-07 富士通マイクロエレクトロニクス株式会社 セキュアプロセッサ、およびセキュアプロセッサ用プログラム。
TW200629192A (en) * 2005-02-03 2006-08-16 Sanyo Electric Co Random number generating circuit
JP2008547312A (ja) * 2005-06-23 2008-12-25 トムソン ライセンシング マルチメディア・アクセス・デバイスの登録システム及び方法
US7831624B2 (en) * 2005-06-24 2010-11-09 Seagate Technology Llc Skip list with address related table structure
US7454107B2 (en) * 2005-11-01 2008-11-18 Corning Cable Systems Llc Fiber optic cables suitable for automated preconnectorization
JP2008003438A (ja) * 2006-06-26 2008-01-10 Sony Corp 乱数生成装置、乱数生成制御方法、メモリアクセス制御装置、および、通信装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102957692A (zh) * 2008-05-13 2013-03-06 索尼株式会社 通信装置、通信方法、通信系统和服务发布方法
CN102957692B (zh) * 2008-05-13 2015-10-14 索尼株式会社 通信装置、通信方法、通信系统和服务发布方法
CN102693190A (zh) * 2011-02-04 2012-09-26 瑞创国际公司 认证铁电随机存取存储器(f-ram)装置和方法
CN102693190B (zh) * 2011-02-04 2015-09-30 瑞创国际公司 认证铁电随机存取存储器(f-ram)装置和方法
CN102866877B (zh) * 2011-07-08 2017-05-10 三星电子株式会社 存储器控制器及操作方法，及含存储器控制器的电子设备
US10013349B2 (en) 2011-07-08 2018-07-03 Samsung Electronics Co., Ltd. Memory controller, method thereof, and electronic devices having the memory controller
CN104346103A (zh) * 2013-08-09 2015-02-11 群联电子股份有限公司 指令执行方法、存储器控制器与存储器储存装置
CN104346103B (zh) * 2013-08-09 2018-02-02 群联电子股份有限公司 指令执行方法、存储器控制器与存储器储存装置
CN111209222A (zh) * 2018-11-22 2020-05-29 三星电子株式会社 存储器控制器及其操作方法和存储器系统
CN111209222B (zh) * 2018-11-22 2024-01-16 三星电子株式会社 存储器控制器及其操作方法和存储器系统
CN116343889A (zh) * 2023-03-03 2023-06-27 合肥悦芯半导体科技有限公司 一种存储芯片置乱测试方法、装置、设备及存储介质
CN116343889B (zh) * 2023-03-03 2024-03-29 悦芯科技股份有限公司 一种存储芯片置乱测试方法、装置、设备及存储介质

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