CN116343889B - 一种存储芯片置乱测试方法、装置、设备及存储介质 - Google Patents

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Abstract

本发明公开了一种存储芯片置乱测试方法、装置、设备及存储介质，涉及存储芯片测试技术领域。所述方法是在获取用于对目标存储芯片进行置乱测试的原始置乱方案后，先针对各根地址输出管脚，根据在置乱真值表中的对应比特值与所有输入地址的对应关系，得到对应的规范布尔表达式，以及得到包含有在所述置乱真值表中的所有输入地址和所述各根地址输出管脚的规范布尔表达式的新置乱方案，并将新置乱方案存储在芯片侧，以便后续进行方案读取并应用，如此可用简洁的规范布尔表达式来代表部分置乱数据，进而可有效降低存储器芯片对所需真值表存储空间的大小需求，并可以应对所有地址置乱情况，支持更多测试I/O引脚具备置乱功能，满足存储芯片测试需求。

Description

一种存储芯片置乱测试方法、装置、设备及存储介质
技术领域
本发明属于存储芯片测试技术领域，具体涉及一种存储芯片置乱测试方法、装置、设备及存储介质。
背景技术
存储芯片，是嵌入式系统芯片的概念在存储行业的具体应用。因此，无论是系统芯片还是存储芯片，都是通过在单一芯片中嵌入软件，实现多功能和高性能，以及对多种协议、多种硬件和不同应用的支持。
在存储行业中，存储芯片主要以如下两种方式实现产品化：
(1)以ASIC(Application Specific Integrated Circuit，专用集成电路)技术实现存储芯片，即ASIC在存储和网络行业已经得到了广泛应用；除了可以大幅度地提高系统处理能力，加快产品研发速度以外，ASIC更适于大批量生产的产品，根椐固定需求完成标准化设计；在存储行业，ASIC通常用来实现存储产品技术的某些功能，被用做加速器，或缓解各种优化技术的大量运算对CPU造成的过量负载所导致的系统整体性能的下降；
(2)以FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)技术实现存储芯片，即FPGA是专用集成电路中级别最高的一种；与ASIC相比，FPGA能进一步缩短设计周期，降低设计成本，具有更高的设计灵活性；当需要改变已完成的设计时，ASIC的再设计时间通常以月计算，而FPGA的再设计则以小时计算，这使FPGA具有其他技术平台无可比拟的市场响应速度。
在存储芯片测试行业中，存在测试芯片特定地址的输入引脚的输入存在真值表对应关系的情况，而在现有的存储芯片置乱测试方案中，专门放置用于对存储芯片进行置乱测试的置乱数据以及置乱地址的真值表存储空间的大小需求为2的N次幂乘N，其中，N表示需要进行置乱测试的所有地址输入管脚和所有地址输出管脚的管脚总数。由于所述真值表存储空间需设置在以ASIC/FPGA技术实现的待测存储芯片的内部，而随着管脚总数的上升，所需存储空间的大小也将随之大幅上升，使得针对具有大量需要置乱测试的管脚的存储器芯片而言，存在所需真值表存储空间过大，且无法对全部地址进行置乱的问题。
发明内容
本发明的目的是提供一种存储芯片置乱测试方法、装置、设备及计算机可读存储介质，用以解决当前存储芯片置乱测试方案针对具有大量需要置乱测试的管脚的存储器芯片而言，存在所需真值表存储空间过大，且无法对全部地址进行置乱的问题。
为了实现上述目的，本发明采用以下技术方案：
第一方面，提供了一种存储芯片置乱测试方法，包括：
获取用于对目标存储芯片进行置乱测试的原始置乱方案，其中，所述原始置乱方案包含有针对在所述目标存储芯片中需要置乱测试的所有地址输入管脚和所有地址输出管脚预设的置乱真值表，所述置乱真值表记录有用于对所述目标存储芯片进行置乱测试的多对在所述所有地址输入管脚上的输入地址和在所述所有地址输出管脚上的输出地址；
针对在所述所有地址输出管脚中的各根地址输出管脚，根据在所述置乱真值表中的对应比特值与所有所述输入地址的对应关系，确定出对应管脚与在所述所有地址输入管脚中的至少一根地址输入管脚的直连关系或基础逻辑门关系，并根据所述直连关系或所述基础逻辑门关系得到对应的规范布尔表达式，其中，所述基础逻辑门关系包含有逻辑与门关系、逻辑或门关系和逻辑非门关系中任意一种或它们的任意组合；
对所述原始置乱方案进行压缩转换处理，得到新置乱方案，其中，所述新置乱方案包含有在所述置乱真值表中的所有所述输入地址和所述各根地址输出管脚的规范布尔表达式；
将所述新置乱方案存储在所述目标存储芯片的内部存储空间中；
在对所述目标存储芯片进行置乱测试时，从所述内部存储空间中读取所述新置乱方案，并根据所述新置乱方案还原得到所述原始置乱方案；
应用所述原始置乱方案对所述目标存储芯片进行置乱测试。
基于上述发明内容，提供了一种基于规范布尔表达式进行芯片侧置乱数据存储的存储芯片置乱测试新方案，即在获取用于对目标存储芯片进行置乱测试的原始置乱方案后，先针对各根地址输出管脚，根据在置乱真值表中的对应比特值与所有输入地址的对应关系，得到对应的规范布尔表达式，以及得到包含有在所述置乱真值表中的所有输入地址和所述各根地址输出管脚的规范布尔表达式的新置乱方案，并将所述新置乱方案存储在芯片侧，以便后续进行方案读取并应用，如此可利用原始置乱方案的具体内容并不是完全随机的而是因受限于芯片硅结构布局而设计的这一特点，用简洁的规范布尔表达式来代表部分置乱数据，进而可有效降低具有大量需要置乱测试的管脚的存储器芯片对所需真值表存储空间的大小需求，并且由于规范布尔表达式是基于直连关系或基础逻辑门关系得到的，因此可以应对所有地址置乱情况，支持更多测试I/O引脚具备置乱功能，应对具有大量置乱管脚的存储芯片，满足存储芯片测试需求，便于实际应用和推广。
在一个可能的设计中，针对在所述所有地址输出管脚中的各根地址输出管脚，根据在所述置乱真值表中的对应比特值与所有所述输入地址的对应关系，确定出对应管脚与在所述所有地址输入管脚中的至少一根地址输入管脚的直连关系或基础逻辑门关系，包括：
判断所述置乱真值表是否为随机数据；
若是，则直接将原始置乱方案存储在本地存储器中，以便在对所述目标存储芯片进行置乱测试时直接进行方案读取并应用，否则针对在所述所有地址输出管脚中的各根地址输出管脚，根据在所述置乱真值表中的对应比特值与所有所述输入地址的对应关系，确定出对应管脚与在所述所有地址输入管脚中的至少一根地址输入管脚的直连关系或基础逻辑门关系。
在一个可能的设计中，判断所述置乱真值表是否为随机数据，包括：
判断所述置乱真值表是否是以与门、或门和/或非门为基础的置乱数据，若是，则判定所述置乱真值表不为随机数据，否则判定所述置乱真值表为随机数据。
在一个可能的设计中，对所述原始置乱方案进行压缩转换处理，得到新置乱方案，包括：
将在所述置乱真值表中的所有所述输入地址添加到新置乱方案中；
针对所述各根地址输出管脚，判断对应的规范布尔表达式的所需存储空间大小是否小于等于k比特，若是，则将对应的规范布尔表达式添加到所述新置乱方案中，否则将在所述置乱真值表中的对应比特值以及与所有所述输入地址的对应关系添加到所述新置乱方案中，其中，k表示小于等于K的正整数，K表示在所述置乱真值表中的输入地址总数。
在一个可能的设计中，当针对在所述所有地址输出管脚中的某根地址输出管脚，判定对应的规范布尔表达式的所需存储空间大小大于k比特时，所述方法还包括：
将所述置乱真值表拆分为两个子真值表，其中，所述两个子真值表中的各个子真值表均包含有至少一对在所述所有地址输入管脚上的输入地址和在所述所有地址输出管脚上的输出地址；
针对所述各个子真值表，根据在对应表中的所述某根地址输出管脚的比特值与所有所述输入地址的对应关系，确定出对应的且所述某根地址输出管脚与在所述所有地址输入管脚中的至少一根地址输入管脚的直连关系或基础逻辑门关系，并根据所述直连关系或所述基础逻辑门关系得到对应的且所述某根地址输出管脚的规范布尔表达式；
判断所述某根地址输出管脚的且与所述两个子真值表一一对应的两规范布尔表达式的所需存储空间是否小于等于k比特，若是，则将所述两规范布尔表达式以及与所述两个子真值表的对应关系添加到所述新置乱方案中。
在一个可能的设计中，在将所述新置乱方案存储在所述目标存储芯片的内部存储空间中之后，所述方法还包括：
应用偏移地址寄存器存储所述新置乱方案的且用于作为置乱范围判定依据的存储范围信息。
在一个可能的设计中，所述内部存储空间采用随机存取存储器RAM。
第二方面，提供了一种存储芯片置乱测试装置，包括有依次通信连接的方案获取模块、表达式确定模块、方案压缩转换模块、方案存储执行模块、方案读取还原模块和方案应用模块；
所述方案获取模块，用于获取用于对目标存储芯片进行置乱测试的原始置乱方案，其中，所述原始置乱方案包含有针对在所述目标存储芯片中需要置乱测试的所有地址输入管脚和所有地址输出管脚预设的置乱真值表，所述置乱真值表记录有用于对所述目标存储芯片进行置乱测试的多对在所述所有地址输入管脚上的输入地址和在所述所有地址输出管脚上的输出地址；
所述表达式确定模块，用于针对在所述所有地址输出管脚中的各根地址输出管脚，根据在所述置乱真值表中的对应比特值与所有所述输入地址的对应关系，确定出对应管脚与在所述所有地址输入管脚中的至少一根地址输入管脚的直连关系或基础逻辑门关系，并根据所述直连关系或所述基础逻辑门关系得到对应的规范布尔表达式，其中，所述基础逻辑门关系包含有逻辑与门关系、逻辑或门关系和逻辑非门关系中任意一种或它们的任意组合；
所述案压缩转换模块，用于对所述原始置乱方案进行压缩转换处理，得到新置乱方案，其中，所述新置乱方案包含有在所述置乱真值表中的所有所述输入地址和所述各根地址输出管脚的规范布尔表达式；
所述方案存储执行模块，用于将所述新置乱方案存储在所述目标存储芯片的内部存储空间中；
所述方案读取还原模块，用于在对所述目标存储芯片进行置乱测试时，从所述内部存储空间中读取所述新置乱方案，并根据所述新置乱方案还原得到所述原始置乱方案；
所述方案应用模块，用于应用所述原始置乱方案对所述目标存储芯片进行置乱测试。
第三方面，本发明提供了一种存储芯片置乱测试设备，包括有依次通信连接的存储器、处理器和收发器，其中，所述存储器用于存储计算机程序，所述收发器用于收发数据，所述处理器用于读取所述计算机程序，执行如第一方面或第一方面中任意可能设计所述的存储芯片置乱测试方法。
第四方面，本发明提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有指令，当所述指令在计算机上运行时，执行如第一方面或第一方面中任意可能设计所述的存储芯片置乱测试方法。
第五方面，本发明提供了一种包含指令的计算机程序产品，当所述指令在计算机上运行时，使所述计算机执行如第一方面或第一方面中任意可能设计所述的存储芯片置乱测试方法。
上述方案的有益效果：
(1)本发明创造性提供了一种基于规范布尔表达式进行芯片侧置乱数据存储的存储芯片置乱测试新方案，即在获取用于对目标存储芯片进行置乱测试的原始置乱方案后，先针对各根地址输出管脚，根据在置乱真值表中的对应比特值与所有输入地址的对应关系，得到对应的规范布尔表达式，以及得到包含有在所述置乱真值表中的所有输入地址和所述各根地址输出管脚的规范布尔表达式的新置乱方案，并将所述新置乱方案存储在芯片侧，以便后续进行方案读取并应用，如此可利用原始置乱方案的具体内容并不是完全随机的而是因受限于芯片硅结构布局而设计的这一特点，用简洁的规范布尔表达式来代表部分置乱数据，进而可有效降低具有大量需要置乱测试的管脚的存储器芯片对所需真值表存储空间的大小需求，并且由于规范布尔表达式是基于直连关系或基础逻辑门关系得到的，因此可以应对所有地址置乱情况，支持更多测试I/O引脚具备置乱功能，应对具有大量置乱管脚的存储芯片，满足存储芯片测试需求；
(2)还可以在因规范布尔表达式过于复杂而导致所需存储空间较大时，通过拆分置乱真值表来尝试得到更简洁的规范布尔表达式并进行存储，实现数据压缩目的，便于实际应用和推广。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的存储芯片置乱测试方法的流程示意图。
图2为本申请实施例提供的用于反映多根地址输入管脚与多根地址输出管脚的直连关系或基础逻辑门关系的RTL(Register Transfer Level，寄存器转换级电路)级示例原理图。
图3为本申请实施例提供的对置乱真值表进行压缩转换及存储的应用过程示例图。
图4为本申请实施例提供的存储芯片置乱测试装置的结构示意图。
图5为本申请实施例提供的存储芯片置乱测试设备的结构示意图。
具体实施方式
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将结合附图和实施例或现有技术的描述对本发明作简单地介绍，显而易见地，下面关于附图结构的描述仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。在此需要说明的是，对于这些实施例方式的说明用于帮助理解本发明，但并不构成对本发明的限定。
应当理解，尽管本文可能使用术语第一和第二等等来描述各种对象，但是这些对象不应当受到这些术语的限制。这些术语仅用于区分一个对象和另一个对象。例如可以将第一对象称作第二对象,并且类似地可以将第二对象称作第一对象，同时不脱离本发明的示例实施例的范围。
应当理解，对于本文中可能出现的术语“和/或”，其仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A、单独存在B或者同时存在A和B等三种情况；又例如，A、B和/或C，可以表示存在A、B和C中的任意一种或他们的任意组合；对于本文中可能出现的术语“/和”，其是描述另一种关联对象关系，表示可以存在两种关系，例如，A/和B，可以表示：单独存在A或者同时存在A和B等两种情况；另外，对于本文中可能出现的字符“/”，一般表示前后关联对象是一种“或”关系。
实施例：
如图1所示，本实施例第一方面提供的所述存储芯片置乱测试方法，可以但不限于由具有一定计算资源的且通信连接在待测的目标存储芯片中的存储器的计算机设备执行，例如由存储芯片置乱测试设备、平台服务器、个人计算机(Personal Computer，PC，指一种大小、价格和性能适用于个人使用的多用途计算机；台式机、笔记本电脑到小型笔记本电脑和平板电脑以及超级本等都属于个人计算机)、智能手机、个人数字助理(PersonalDigital Assistant，PDA)或可穿戴设备等电子设备执行。如图1所示，所述存储芯片置乱测试方法，可以但不限于包括有如下步骤S1～S6。
S1.获取用于对目标存储芯片进行置乱测试的原始置乱方案，其中，所述原始置乱方案包含有针对在所述目标存储芯片中需要置乱测试的所有地址输入管脚和所有地址输出管脚预设的置乱真值表，所述置乱真值表记录有用于对所述目标存储芯片进行置乱测试的多对在所述所有地址输入管脚上的输入地址和在所述所有地址输出管脚上的输出地址。
在所述步骤S1中，所述原始置乱方案的具体内容为现有常规内容，可以是完全随机的，也可以是因受限于芯片硅结构布局而设计得到的。举例的，如图3所示，当所述目标存储芯片有8个地址输入管脚和7个地址输出管脚需要进行置乱测试时，所述置乱真值表记录有至少三对在所述8个地址输入管脚上的输入地址(即“11101011”、“11110101”和“00101010”等)和在所述7个地址输出管脚上的输出地址(“1110101”、“1011110”和“1101101”等)。
S2.针对在所述所有地址输出管脚中的各根地址输出管脚，根据在所述置乱真值表中的对应比特值与所有所述输入地址的对应关系，确定出对应管脚与在所述所有地址输入管脚中的至少一根地址输入管脚的直连关系或基础逻辑门关系，并根据所述直连关系或所述基础逻辑门关系得到对应的规范布尔表达式，其中，所述基础逻辑门关系包含有逻辑与门关系、逻辑或门关系和逻辑非门关系中任意一种或它们的任意组合。
在所述步骤S2中，同样以图3为例，针对处于最高位的地址输出管脚，在所述置乱真值表中有如下的对应比特值与所有所述输入地址的对应关系：“1”与“11101011”、“1”与“11110101”和“1”与“00101010”，等等，进而可以根据这些信息，通过现有手段确定出对应管脚与在所述8个地址输入管脚中的至少一根地址输入管脚的直连关系或基础逻辑门关系。另外，根据直连关系或基础逻辑门关系得到规范布尔表达式的具体过程，可举例如图2所示，针对地址输出管脚XA0，由于其与地址输入管脚X0、地址输入管脚X1、地址输入管脚X2和地址输入管脚X6具有由逻辑或门关系和逻辑非门关系多重组合的基础逻辑门关系，因此可以得到对应的规范布尔表达式：以及针对地址输出管脚XA1，由于其与地址输入管脚X1和地址输入管脚X2具有由逻辑或门关系和逻辑非门关系两重组合的基础逻辑门关系，因此可以得到对应的规范布尔表达式：/>以及针对地址输出管脚XA2，由于其与地址输入管脚X2具有直连关系，因此可以得到对应的规范布尔表达式：XA2＝X2，依次类推。
在所述步骤S2中，考虑在置乱真值表完全随机(虽然此类情况非常稀少)时，不易得到所述各根地址输出管脚的且简洁的规范布尔表达式，因此还可以通过如下手段与传统方案进行互补,即优选的，针对在所述所有地址输出管脚中的各根地址输出管脚，根据在所述置乱真值表中的对应比特值与所有所述输入地址的对应关系，确定出对应管脚与在所述所有地址输入管脚中的至少一根地址输入管脚的直连关系或基础逻辑门关系，包括但不限于有如下步骤：判断所述置乱真值表是否为随机数据；若是，则直接将原始置乱方案存储在本地存储器中，以便在对所述目标存储芯片进行置乱测试时直接进行方案读取并应用，否则针对在所述所有地址输出管脚中的各根地址输出管脚，根据在所述置乱真值表中的对应比特值与所有所述输入地址的对应关系，确定出对应管脚与在所述所有地址输入管脚中的至少一根地址输入管脚的直连关系或基础逻辑门关系。前述判断所述置乱真值表是否为随机数据的具体方式，包括但不限于有：判断所述置乱真值表是否是以与门、或门和/或非门为基础的置乱数据，若是，则判定所述置乱真值表不为随机数据，否则判定所述置乱真值表为随机数据。此外，前述判断所述置乱真值表是否是以与门、或门和/或非门为基础的置乱数据的具体方式，可以是人工方式，也可以是基于现有软件算法的自动化方式。
S3.对所述原始置乱方案进行压缩转换处理，得到新置乱方案，其中，所述新置乱方案包含但不限于有在所述置乱真值表中的所有所述输入地址和所述各根地址输出管脚的规范布尔表达式。
在所述步骤S3中，考虑存在因规范布尔表达式过于复杂而导致所需存储空间较大，进而无法实现数据压缩目的的情况，因此为了避免出现前述情况，优选的，对所述原始置乱方案进行压缩转换处理，得到新置乱方案，包括但不限于有如下步骤：将在所述置乱真值表中的所有所述输入地址添加到新置乱方案中；以及针对所述各根地址输出管脚，判断对应的规范布尔表达式的所需存储空间大小是否小于等于k比特，若是，则将对应的规范布尔表达式添加到所述新置乱方案中，否则将在所述置乱真值表中的对应比特值以及与所有所述输入地址的对应关系添加到所述新置乱方案中，其中，k表示小于等于K的正整数，K表示在所述置乱真值表中的输入地址总数。
S4.将所述新置乱方案存储在所述目标存储芯片的内部存储空间中。
在所述步骤S4中，具体存储方式为常规的数据写入方式，并为了方便进行置乱范围判定，优选的，在将所述新置乱方案存储在所述目标存储芯片的内部存储空间中之后，所述方法还包括但不限于有：应用偏移地址寄存器存储所述新置乱方案的且用于作为置乱范围判定依据的存储范围信息。此外，所述内部存储空间可以但不限于具体采用随机存取存储器RAM(即Random Access Memory的缩写)。
S5.在对所述目标存储芯片进行置乱测试时，从所述内部存储空间中读取所述新置乱方案，并根据所述新置乱方案还原得到所述原始置乱方案。
在所述步骤S5中，由于所述新置乱方案包含有在所述置乱真值表中的所有所述输入地址和所述各根地址输出管脚的规范布尔表达式(或者在所述置乱真值表中的对应比特值以及与所有所述输入地址的对应关系)，因此针对所述各根地址输出管脚，可以基于在所述置乱真值表中的所有所述输入地址和对应的规范布尔表达式，计算得到在所述置乱真值表中的对应比特值并恢复与所有所述输入地址的对应关系，进而还原得到所述置乱真值表以及所述原始置乱方案。
S6.应用所述原始置乱方案对所述目标存储芯片进行置乱测试。
在所述步骤S6中，具体应用过程为现有过程，于此不再赘述。
由此基于前述步骤S1～S6所描述的存储芯片置乱测试方法，提供了一种基于规范布尔表达式进行芯片侧置乱数据存储的存储芯片置乱测试新方案，即在获取用于对目标存储芯片进行置乱测试的原始置乱方案后，先针对各根地址输出管脚，根据在置乱真值表中的对应比特值与所有输入地址的对应关系，得到对应的规范布尔表达式，以及得到包含有在所述置乱真值表中的所有输入地址和所述各根地址输出管脚的规范布尔表达式的新置乱方案，并将所述新置乱方案存储在芯片侧，以便后续进行方案读取并应用，如此可利用原始置乱方案的具体内容并不是完全随机的而是因受限于芯片硅结构布局而设计的这一特点，用简洁的规范布尔表达式来代表部分置乱数据，进而可有效降低具有大量需要置乱测试的管脚的存储器芯片对所需真值表存储空间的大小需求，并且由于规范布尔表达式是基于直连关系或基础逻辑门关系得到的，因此可以应对所有地址置乱情况，支持更多测试I/O引脚具备置乱功能，应对具有大量置乱管脚的存储芯片，满足存储芯片测试需求，便于实际应用和推广。
本实施例在前述第一方面的技术方案基础上，还提供了一种如何进行规范布尔表达式化简存储的可能设计一，即当针对在所述所有地址输出管脚中的某根地址输出管脚，判定对应的规范布尔表达式的所需存储空间大小大于k比特时，所述方法还包括但不限于有如下步骤S31～S33。
S31.将所述置乱真值表拆分为两个子真值表，其中，所述两个子真值表中的各个子真值表均包含有至少一对在所述所有地址输入管脚上的输入地址和在所述所有地址输出管脚上的输出地址。
在所述步骤S31中，具体拆分方式可以是均等拆分方式，也可以不是。
S32.针对所述各个子真值表，根据在对应表中的所述某根地址输出管脚的比特值与所有所述输入地址的对应关系，确定出对应的且所述某根地址输出管脚与在所述所有地址输入管脚中的至少一根地址输入管脚的直连关系或基础逻辑门关系，并根据所述直连关系或所述基础逻辑门关系得到对应的且所述某根地址输出管脚的规范布尔表达式。
在所述步骤S32中，具体过程可参见前述步骤S2推导得到，于此不再赘述。
S33.判断所述某根地址输出管脚的且与所述两个子真值表一一对应的两规范布尔表达式的所需存储空间是否小于等于k比特，若是，则将所述两规范布尔表达式以及与所述两个子真值表的对应关系添加到所述新置乱方案中。
由此基于前述可能设计一，可以在因规范布尔表达式过于复杂而导致所需存储空间较大时，通过拆分置乱真值表来尝试得到更简洁的规范布尔表达式并进行存储，实现数据压缩目的。
如图4所示，本实施例第二方面提供了一种实现第一方面或可能设计一所述的存储芯片置乱测试方法的虚拟装置，包括有依次通信连接的方案获取模块、表达式确定模块、方案压缩转换模块、方案存储执行模块、方案读取还原模块和方案应用模块；
所述方案获取模块，用于获取用于对目标存储芯片进行置乱测试的原始置乱方案，其中，所述原始置乱方案包含有针对在所述目标存储芯片中需要置乱测试的所有地址输入管脚和所有地址输出管脚预设的置乱真值表，所述置乱真值表记录有用于对所述目标存储芯片进行置乱测试的多对在所述所有地址输入管脚上的输入地址和在所述所有地址输出管脚上的输出地址；
所述表达式确定模块，用于针对在所述所有地址输出管脚中的各根地址输出管脚，根据在所述置乱真值表中的对应比特值与所有所述输入地址的对应关系，确定出对应管脚与在所述所有地址输入管脚中的至少一根地址输入管脚的直连关系或基础逻辑门关系，并根据所述直连关系或所述基础逻辑门关系得到对应的规范布尔表达式，其中，所述基础逻辑门关系包含有逻辑与门关系、逻辑或门关系和逻辑非门关系中任意一种或它们的任意组合；
所述案压缩转换模块，用于对所述原始置乱方案进行压缩转换处理，得到新置乱方案，其中，所述新置乱方案包含有在所述置乱真值表中的所有所述输入地址和所述各根地址输出管脚的规范布尔表达式；
所述方案存储执行模块，用于将所述新置乱方案存储在所述目标存储芯片的内部存储空间中；
所述方案读取还原模块，用于在对所述目标存储芯片进行置乱测试时，从所述内部存储空间中读取所述新置乱方案，并根据所述新置乱方案还原得到所述原始置乱方案；
所述方案应用模块，用于应用所述原始置乱方案对所述目标存储芯片进行置乱测试。
本实施例第二方面提供的前述装置的工作过程、工作细节和技术效果，可以参见第一方面或可能设计一所述的存储芯片置乱测试方法，于此不再赘述。
如图5所示，本实施例第三方面提供了一种执行如第一方面或可能设计一所述的存储芯片置乱测试方法的实体设备，包括有依次通信连接的存储器、处理器和收发器，其中，所述存储器用于存储计算机程序，所述收发器用于收发数据，所述处理器用于读取所述计算机程序，执行如第一方面或可能设计一所述的存储芯片置乱测试方法。具体举例的，所述存储器可以但不限于包括随机存取存储器(Random-Access Memory，RAM)、只读存储器(Read-Only Memory，ROM)、闪存(Flash Memory)、先进先出存储器(First Input FirstOutput，FIFO)和/或先进后出存储器(First Input Last Output，FILO)等等；所述处理器可以但不限于采用型号为STM32F105系列的微处理器。此外，所述计算机设备还可以但不限于包括有电源模块、显示屏和其它必要的部件。
本实施例第三方面提供的前述设备的工作过程、工作细节和技术效果，可以参见第一方面或可能设计一所述的存储芯片置乱测试方法，于此不再赘述。
本实施例第四方面提供了一种存储包含如第一方面或可能设计一所述的存储芯片置乱测试方法的指令的计算机可读存储介质，即所述计算机可读存储介质上存储有指令，当所述指令在计算机上运行时，执行如第一方面或可能设计一所述的存储芯片置乱测试方法。其中，所述计算机可读存储介质是指存储数据的载体，可以但不限于包括软盘、光盘、硬盘、闪存、优盘和/或记忆棒(Memory Stick)等计算机可读存储介质，所述计算机可以是通用计算机、专用计算机、计算机网络或者其他可编程装置。
本实施例第四方面提供的前述计算机可读存储介质的工作过程、工作细节和技术效果，可以参见如第一方面或可能设计一所述的存储芯片置乱测试方法，于此不再赘述。
本实施例第五方面提供了一种包含指令的计算机程序产品，当所述指令在计算机上运行时，使所述计算机执行如第一方面或可能设计一所述的存储芯片置乱测试方法。其中，所述计算机可以是通用计算机、专用计算机、计算机网络或者其他可编程装置。
最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种存储芯片置乱测试方法，其特征在于，包括：
获取用于对目标存储芯片进行置乱测试的原始置乱方案，其中，所述原始置乱方案包含有针对在所述目标存储芯片中需要置乱测试的所有地址输入管脚和所有地址输出管脚预设的置乱真值表，所述置乱真值表记录有用于对所述目标存储芯片进行置乱测试的多对在所述所有地址输入管脚上的输入地址和在所述所有地址输出管脚上的输出地址；
针对在所述所有地址输出管脚中的各根地址输出管脚，根据在所述置乱真值表中的对应比特值与所有所述输入地址的对应关系，确定出对应管脚与在所述所有地址输入管脚中的至少一根地址输入管脚的直连关系或基础逻辑门关系，并根据所述直连关系或所述基础逻辑门关系得到对应的规范布尔表达式，其中，所述基础逻辑门关系包含有逻辑与门关系、逻辑或门关系和逻辑非门关系中任意一种或它们的任意组合；
对所述原始置乱方案进行压缩转换处理，得到新置乱方案，其中，所述新置乱方案包含有在所述置乱真值表中的所有所述输入地址和所述各根地址输出管脚的规范布尔表达式；
将所述新置乱方案存储在所述目标存储芯片的内部存储空间中；
在对所述目标存储芯片进行置乱测试时，从所述内部存储空间中读取所述新置乱方案，并根据所述新置乱方案还原得到所述原始置乱方案；
应用所述原始置乱方案对所述目标存储芯片进行置乱测试。
2.根据权利要求1所述的存储芯片置乱测试方法，其特征在于，针对在所述所有地址输出管脚中的各根地址输出管脚，根据在所述置乱真值表中的对应比特值与所有所述输入地址的对应关系，确定出对应管脚与在所述所有地址输入管脚中的至少一根地址输入管脚的直连关系或基础逻辑门关系，包括：
判断所述置乱真值表是否为随机数据；
若是，则直接将原始置乱方案存储在本地存储器中，以便在对所述目标存储芯片进行置乱测试时直接进行方案读取并应用，否则针对在所述所有地址输出管脚中的各根地址输出管脚，根据在所述置乱真值表中的对应比特值与所有所述输入地址的对应关系，确定出对应管脚与在所述所有地址输入管脚中的至少一根地址输入管脚的直连关系或基础逻辑门关系。
3.根据权利要求2所述的存储芯片置乱测试方法，其特征在于，判断所述置乱真值表是否为随机数据，包括：
判断所述置乱真值表是否是以与门、或门和/或非门为基础的置乱数据，若是，则判定所述置乱真值表不为随机数据，否则判定所述置乱真值表为随机数据。
4.根据权利要求1所述的存储芯片置乱测试方法，其特征在于，对所述原始置乱方案进行压缩转换处理，得到新置乱方案，包括：
将在所述置乱真值表中的所有所述输入地址添加到新置乱方案中；
针对所述各根地址输出管脚，判断对应的规范布尔表达式的所需存储空间大小是否小于等于k比特，若是，则将对应的规范布尔表达式添加到所述新置乱方案中，否则将在所述置乱真值表中的对应比特值以及与所有所述输入地址的对应关系添加到所述新置乱方案中，其中，k表示小于等于K的正整数，K表示在所述置乱真值表中的输入地址总数。
5.根据权利要求4所述的存储芯片置乱测试方法，其特征在于，当针对在所述所有地址输出管脚中的某根地址输出管脚，判定对应的规范布尔表达式的所需存储空间大小大于k比特时，所述方法还包括：
将所述置乱真值表拆分为两个子真值表，其中，所述两个子真值表中的各个子真值表均包含有至少一对在所述所有地址输入管脚上的输入地址和在所述所有地址输出管脚上的输出地址；
针对所述各个子真值表，根据在对应表中的所述某根地址输出管脚的比特值与所有所述输入地址的对应关系，确定出对应的所述某根地址输出管脚与在所述所有地址输入管脚中的至少一根地址输入管脚的直连关系或基础逻辑门关系，并根据所述直连关系或所述基础逻辑门关系得到对应的所述某根地址输出管脚的规范布尔表达式；
判断所述某根地址输出管脚的与所述两个子真值表一一对应的两规范布尔表达式的所需存储空间是否小于等于k比特，若是，则将所述两规范布尔表达式以及与所述两个子真值表的对应关系添加到所述新置乱方案中。
6.根据权利要求1所述的存储芯片置乱测试方法，其特征在于，在将所述新置乱方案存储在所述目标存储芯片的内部存储空间中之后，所述方法还包括：
应用偏移地址寄存器存储所述新置乱方案的用于作为置乱范围判定依据的存储范围信息。
7.根据权利要求1所述的存储芯片置乱测试方法，其特征在于，所述内部存储空间采用随机存取存储器RAM。
8.一种存储芯片置乱测试装置，其特征在于，包括有依次通信连接的方案获取模块、表达式确定模块、方案压缩转换模块、方案存储执行模块、方案读取还原模块和方案应用模块；
所述方案获取模块，用于获取用于对目标存储芯片进行置乱测试的原始置乱方案，其中，所述原始置乱方案包含有针对在所述目标存储芯片中需要置乱测试的所有地址输入管脚和所有地址输出管脚预设的置乱真值表，所述置乱真值表记录有用于对所述目标存储芯片进行置乱测试的多对在所述所有地址输入管脚上的输入地址和在所述所有地址输出管脚上的输出地址；
所述表达式确定模块，用于针对在所述所有地址输出管脚中的各根地址输出管脚，根据在所述置乱真值表中的对应比特值与所有所述输入地址的对应关系，确定出对应管脚与在所述所有地址输入管脚中的至少一根地址输入管脚的直连关系或基础逻辑门关系，并根据所述直连关系或所述基础逻辑门关系得到对应的规范布尔表达式，其中，所述基础逻辑门关系包含有逻辑与门关系、逻辑或门关系和逻辑非门关系中任意一种或它们的任意组合；
所述方案压缩转换模块，用于对所述原始置乱方案进行压缩转换处理，得到新置乱方案，其中，所述新置乱方案包含有在所述置乱真值表中的所有所述输入地址和所述各根地址输出管脚的规范布尔表达式；
所述方案存储执行模块，用于将所述新置乱方案存储在所述目标存储芯片的内部存储空间中；
所述方案读取还原模块，用于在对所述目标存储芯片进行置乱测试时，从所述内部存储空间中读取所述新置乱方案，并根据所述新置乱方案还原得到所述原始置乱方案；
所述方案应用模块，用于应用所述原始置乱方案对所述目标存储芯片进行置乱测试。
9.一种存储芯片置乱测试设备，其特征在于，包括有依次通信连接的存储器、处理器和收发器，其中，所述存储器用于存储计算机程序，所述收发器用于收发数据，所述处理器用于读取所述计算机程序，执行如权利要求1～7中任意一项所述的存储芯片置乱测试方法。
10.一种计算机可读存储介质，其特征在于,所述计算机可读存储介质上存储有指令，当所述指令在计算机上运行时，执行如权利要求1～7中任意一项所述的存储芯片置乱测试方法。
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