CN116756063B - 数据传输电路、方法及系统级芯片 - Google Patents

Abstract

本公开提供了一种数据传输电路、方法及系统级芯片，涉及电动汽车技术领域，所述数据传输电路包括：译码仲裁子电路、至少一个响应控制子电路、至少两个缓存控制子电路和至少一个译码选择子电路；译码仲裁子电路用于将访问信息发送至响应控制子电路；响应控制子电路用于向空闲的任一缓存控制子电路发送访问信息；缓存控制子电路用于接收并存储访问信息，向访问信息对应的处于空闲的外接设备发起访问，执行所述访问信息对应的操作，如此，可以使主机至缓存控制子电路的传输路径，以及缓存控制子电路至外接设备的传输路径相对独立，主机无需等待外接设备处理访问信息后才执行下一次访问，可以提升主机访问外接设备的效率。

Description

数据传输电路、方法及系统级芯片

技术领域

本公开涉及电动汽车技术领域，尤其涉及一种数据传输电路、方法及系统级芯片。

背景技术

随着汽车智能化进程，汽车中电子控制单元（Electronic Control Unit，ECU）的数量也在快速增长，汽车的电气电子架构也逐渐从分布式走向集中式，即通过一个中央处理器和操作系统控制汽车中所有硬件，因此单颗系统级芯片（System on Chip，SOC）需要连接更多的硬件资源，承载更多功能；这些硬件资源大多以特定的接口协议与系统级芯片中的外接设备进行通信，外接设备再通过总线与主机进行信息交互，相关技术中主机只能对外接设备进行串行访问，随着汽车中外接设备数量的急剧增加，主机对外接设备的访问效率随之降低。

发明内容

本公开提供了一种数据传输电路、方法及系统级芯片，以至少解决现有技术中存在的以上技术问题。

根据本公开的第一方面，提供一种数据传输电路，应用于系统级芯片，所述电路包括：译码仲裁子电路、至少一个响应控制子电路、至少两个缓存控制子电路和译码选择子电路；

所述译码仲裁子电路分别与主机和所述至少一个响应控制子电路连接，用于确认主机发送的访问信息所对应的响应控制子电路，将所述访问信息发送至所述响应控制子电路；

所述响应控制子电路与全部缓存控制子电路中对应的至少两个缓存控制子电路连接，用于获取所述至少两个缓存控制子电路的状态，基于所述至少两个缓存控制子电路的状态，向所述至少两个缓存控制子电路中空闲的任一缓存控制子电路发送访问信息；

所述至少两个缓存控制子电路中每一个缓存控制子电路与所述译码选择子电路连接，用于接收并存储所述访问信息，从所述译码选择子电路获取所述访问信息对应的外接设备的状态；响应于所述访问信息对应的外接设备为空闲，则所述缓存控制子电路向所述空闲的外接设备发起访问，执行所述访问信息对应的操作；

其中，每个缓存控制子电路最多存储一条访问信息，每个缓存控制子电路存储的访问信息不同，不同的响应控制子电路与不同的缓存控制子电路连接。

根据本公开的第二方面，提供一种数据传输方法，应用于系统级芯片，所述方法包括：

译码仲裁子电路确认主机发送的访问信息所对应的响应控制子电路，将所述访问信息发送至所述响应控制子电路；

响应控制子电路获取对应的至少两个缓存控制子电路的状态，基于所述至少两个缓存控制子电路的状态，向至少两个缓存控制子电路中空闲的任一缓存控制子电路发送访问信息；

空闲的任一缓存控制子电路接收并存储所述访问信息，从译码选择子电路获取所述访问信息对应的外接设备的状态；响应于所述访问信息对应的外接设备为空闲，则所述缓存控制子电路向所述空闲的外接设备发起访问，执行所述访问信息对应的操作；

其中，每个缓存控制子电路最多存储一条访问信息，每个缓存控制子电路存储的访问信息不同。

根据本公开的第三方面，提供了一种系统级芯片，包括：译码仲裁子电路、至少一个响应控制子电路、至少两个缓存控制子电路和译码选择子电路；

所述译码仲裁子电路分别与主机和所述至少一个响应控制子电路连接，用于确认主机发送的访问信息所对应的响应控制子电路，将所述访问信息发送至所述响应控制子电路；

所述响应控制子电路与全部缓存控制子电路中对应的至少两个缓存控制子电路连接，用于获取所述至少两个缓存控制子电路的状态，基于所述至少两个缓存控制子电路的状态，向所述至少两个缓存控制子电路中空闲的任一缓存控制子电路发送访问信息；

所述至少两个缓存控制子电路中每一个缓存控制子电路与所述译码选择子电路连接，用于接收并存储所述访问信息，从所述译码选择子电路获取所述访问信息对应的外接设备的状态；响应于所述访问信息对应的外接设备为空闲，则所述缓存控制子电路向所述空闲的外接设备发起访问，执行所述访问信息对应的操作；

其中，每个缓存控制子电路最多存储一条访问信息，每个缓存控制子电路存储的访问信息不同，不同的响应控制子电路与不同的缓存控制子电路连接。

本公开的数据传输电路，应用于系统级芯片，所述电路包括：译码仲裁子电路、至少一个响应控制子电路、至少两个缓存控制子电路和译码选择子电路；所述译码仲裁子电路分别与主机和所述至少一个响应控制子电路连接，用于确认主机发送的访问信息所对应的响应控制子电路，将所述访问信息发送至所述响应控制子电路；所述响应控制子电路与全部所述至少两个缓存控制子电路中对应的至少两个缓存控制子电路连接，用于获取所述至少两个缓存控制子电路的状态，基于所述至少两个缓存控制子电路的状态，向所述至少两个缓存控制子电路中空闲的任一缓存控制子电路发送访问信息；所述至少两个缓存控制子电路中每一个缓存控制子电路与所述译码选择子电路连接，用于接收并存储所述访问信息，从所述译码选择子电路获取所述访问信息对应的外接设备的状态；响应于所述访问信息对应的外接设备为空闲，则所述缓存控制子电路向所述空闲的外接设备发起访问，执行所述访问信息对应的操作；其中，每个缓存控制子电路最多存储一条访问信息，每个缓存控制子电路存储的访问信息不同，不同的响应控制子电路与不同的缓存控制子电路连接；如此可以通过响应控制子电路和缓存控制子电路对整条传输路径进行分割，使传输路径被分割为主机至缓存控制子电路，以及缓存控制子电路至外接设备，当主机发起对外接设备的访问时，缓存控制子电路可以存储访问信息，使主机至缓存控制子电路，以及缓存控制子电路至外接设备之间相对独立，互不干扰，主机无需等待外接设备处理访问信息后才发送下一条访问信息，可以在外接设备未处理或处理中的阶段向响应控制子电路发送下一条访问信息，访问方式不再是串行，可以提升主机访问外接设备的效率。

应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围。本公开的其它特征将通过以下的说明书而变得容易理解。

附图说明

通过参考附图阅读下文的详细描述，本公开示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本公开的若干实施方式，其中：

在附图中，相同或对应的标号表示相同或对应的部分。

图1示出了相关技术中主机访问外接设备的一种可选示意图；

图2示出了相关技术中主机访问外接设备的另一种可选示意图；

图3示出了相关技术中数据访问示意图；

图4示出了本公开实施例提供的数据传输电路的可选结构示意图；

图5示出了本公开实施例提供的逻辑地址分组信息和多个外接设备的关联配置信息；

图6示出了采用本公开实施例提供的数据访问示意图；

图7示出了本公开实施例提供的数据传输方法的一种可选流程示意图；

图8示出了本公开实施例一种电子设备的组成结构示意图。

具体实施方式

为使本公开的目的、特征、优点能够更加的明显和易懂，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而非全部实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。

在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解,“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。

在以下的描述中，所涉及的术语“第一\第二”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。

除非另有定义，本公开所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本公开中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。

应理解，在本公开的各种实施例中，各实施过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本公开实施例的实施过程构成任何限定。

对本公开实施例进行进一步详细说明之前，对本公开实施例中涉及的名词和术语进行说明，本公开实施例中涉及的名词和术语适用于如下的解释。

1）系统级芯片。

传统芯片主要包含单一单元，比如传统的中央处理器（Central ProcessingUnit，CPU）主要包含计算单元；而系统级芯片中还可以包括内存、电源控制器、时钟控制器、中断控制器和处理器核等部件。

2）硬件域。

可以基于硬隔离的方案实现系统级芯片。也就是说，将系统级芯片内部的多个硬件资源划分为几个组，每个组中包括一个或多个单元（如计算单元、时钟控制器、中断控制器、处理器核等）所需的资源，每个组内的资源使用相同的编号，互相响应数据访问需求，不影响其他组的硬件访问需求。每个设置好的硬件资源组就是一个硬件域，每个硬件域独立运行一个操作系统，不同硬件域之间通过核间通信的方式完成数据交互。

不同的硬件资源可以按需划分不同的组，例如将一个或多个处理器核、GPU及其他适合高性能计算的硬件资源划分为一个组，运行操作系统，执行有高性能需求的任务；同时将一个或多个处理器核与其他硬件资源划分为一组，运行Rtos操作系统，执行实时性要求较高的任务。不同的组即不同的硬件域。

3）核间通信。

不同的硬件域之间也有信息通信需求，该通信方式被称为核间通信，相比芯片和芯片之间的通信具备更多优势，如不需要将信号传输至芯片外，安全性和速度都有较大提升。核间通信有多种形式，如适合传输指令的mailbox机制，以及适合共享数据的共享内存机制。

4）异构。

多个硬件域之间可能存在差异，如果差异达到不能被操作系统统一调度，即便使用的是相同的处理器核，也被认为是异构的。多硬件域可能同构也可能异构。需要说明的是，异构是对多硬件域的额外限定，多核异构是硬件概念，不是软件概念。

5）外接设备。

外接设备（简称外接设备）作为SOC系统的一部分，广泛存在于SOC的访问末端。主要通过先进高性能总线（Advanced High Performance Bus，AHB BUS）或外围总线（Advanced Peripheral Bus，APB）读写访问外接设备内部的地址空间完成处理器和外接设备之间的信息交互。

伴随汽车智能化进程，单车需要电子控制单元（ECU）的数量也在快速增长。传统汽车电子控制系统通过铜线电缆连接各ECU单元的方法正在逐步被淘汰，汽车电气电子架构正在逐渐从分布式走向集中式。

集中式的电子电气架构通过一个中央处理器和操作系统控制车辆上“所有硬件”，因此单颗SOC需要连接更多的硬件资源，承载更多的功能。这些硬件资源大多以特定的接口协议（CAN、UART、I2C、SPI等）通过IO PAD跟SOC内部的外接设备控制器进行通信，外接设备控制器再通过AXI/AHB/APB等总线和CPU之间进行信息交互。虽然单个外接设备的数据带宽需求是不变或者增长趋势，但外接设备数量的急剧增加，对SOC系统带宽提出越来越高的要求。

在符合汽车规范（简称车规，对安全性的要求仅次于航天和军工）的应用场景，或者汽车的应用场景，SOC在工程实践中，为了实现单颗SOC对整车硬件资源尽可能多的控制，常常需要几个甚至几十个功能相同或者类似的外接设备。

图1示出了相关技术中主机访问外接设备的一种可选示意图。

如图1所示，主机需要通过外接设备的访问地址实现对外接设备的访问，在访问时，需要先将访问信息发送至译码仲裁单元，所述译码仲裁单元对所述访问信息中包括的访问地址进行译码，确定所述访问信息对应的外接设备，并将所述访问信息发送至相应外接设备。

图1所示的结构中，采用一级译码（包括一个译码仲裁单元）实现主机与外接设备之间的信息交互，系统访问效率最高，然而随着外接数量的增加，译码仲裁单元的复杂度呈指数增长，会带来时序、面积、绕线等各方面的问题，因此图1所示的结构适用于外观数量较少或有限的简单SOC系统。

为了解决外接设备越来越多而造成的一级译码单元复杂度指数增长的问题，相关技术中采用多级译码实现主机与外接设备之间的信息交互。

图2示出了相关技术中主机访问外接设备的另一种可选示意图。

图2所示为目前复杂SOC系统广泛采用的一种技术方案，结构中包括至少两个译码单元，即译码仲裁单元和末译码选择单元，所述末译码选择单元对应多个外接设备，所述译码仲裁单元接收主机发送的访问信息后，解析访问地址，确认所述访问信息对应的末译码选择单元，并将所述访问信息发送至所述末译码选择单元；所述末译码选择单元接收所述访问信息后，解析访问地址，确认所述访问信息对应的外接设备，并将所述访问信息发送至相应外接设备。

图3示出了相关技术中数据访问示意图。

但这种结构下，由于AHB/APB的协议特性，对于归属于同一个末级译码选择单元的外接设备只能进行串行访问，如图3所示，主机1正在访问外设1（外接设备1）时，由于传输路径被占用，主机2无法访问外设2（外接设备2），需要等待主机1对外接设备1访问完成，因此，图2所示的结构降低了系统的访问效率。

针对相关技术中存在的缺陷，本公开提供一种数据传输电路，通过该电路将主机至外接设备的路径分割为主机至数据传输电路的路径，以及数据传输电路至外接设备的路径，两段路径相互独立，传输数据时不受另一段路径的影响，可以实现对归属于同一数据传输电路的多个外接设备的同时（或并行）访问，提升系统的访问效率，同时不增加译码仲裁单元的复杂度，解决上述部分或全部技术问题。

图4示出了本公开实施例提供的数据传输电路的可选结构示意图，将根据各个部分进行说明。

在一些实施例中，数据传输电路100包括译码仲裁子电路101，至少一个响应控制子电路（图4中响应控制子电路1021、响应控制子电路1022和响应控制子电路1023），至少两个缓存控制子电路（图4中缓存控制子电路1031至缓存控制子电路1036）和至少一个译码选择子电路（图4中译码选择子电路1041）。

在一些实施例中，为了降低译码仲裁子电路的复杂度或者为了实现不同通信协议的传输，将外接设备分为多组，每一组包括至少两个外接设备，每一组外接设备均对应一个响应控制子电路（图4中响应控制子电路1021至响应控制子电路1023之一），至少两个缓存控制子电路（图4中与任一响应控制子电路对应的两个缓存控制子电路）和一个译码选择子电路（图4中与响应控制子电路对应的译码选择子电路）。

例如，图4中外接设备1至外接设备n为一组外接设备，外接设备n+1至外接设备n+m为一组外接设备，外接设备n+m+1至外接设备k为一组外接设备；分组规则可以根据传输协议分组，也可以为了降低译码仲裁子电路的复杂度分组；其中，k、n、m均为正整数，k＞n+m+1。可选的，为了降低译码仲裁子电路的复杂度，可以在一组内设置更多的外接设备，总的外接设备相同的情况下，每组内外接设备越多，则组数越少，对应的译码仲裁子电路的复杂度越低；同时，可以将通信协议相同的外接设备设置在同一组中，不同的组对应的通信协议相同或不同，以实现不同通信协议的传输。

对于外接设备1至外接设备n这一组外接设备，其对应响应控制子电路1021，缓存控制子电路1031和缓存控制子电路1032，以及译码选择子电路1041；对于外接设备n+1至外接设备n+m这一组外接设备，其对应响应控制子电路1022，缓存控制子电路1033和缓存控制子电路1034，以及译码选择子电路1042；对于外接设备n+m+1至外接设备k这一组外接设备，其对应响应控制子电路1023，缓存控制子电路1035和缓存控制子电路1036，以及译码选择子电路1043。本领域技术人员应当理解，图4中主机数量、外接设备分组的数量、响应控制子电路和译码选择子电路的数量，以及每一个响应控制子电路对应的缓存控制子电路的数量均为示意，不用于限制本公开，可以根据实际需求设置外接设备分组的数量、每一个外接设备分组中外接设备的数量，以及每一个响应控制子电路对应的缓存控制子电路的数量；可选的，可以根据每个外接设备分组中外接设备的数量设置对应的缓存控制子电路的数量；例如外接设备分组中外接设备的数量较多，则可以多设置缓存控制子电路；外接设备分组中外接设备的数量较少，则可以少设置缓存控制子电路；即缓存控制子电路的数量与对应外接设备分组中外接设备的数量成正比。具体的，缓存控制子电路的数量越多，意味着有更多的缓存控制子电路可以存储来自相同或不同主机的访问信息，可以同时（或并行）访问更多的外接设备。即对于归属于同一个数据传输电路中外接设备的访问数量，取决于对应的缓存控制子电路的数目，以及主机的数目。

在一些实施例中，所述译码仲裁子电路101与任一响应控制子电路之间，还可以连接有桥接器，用于实现不同协议的转换。例如主机通过AXI协议或AHB协议向译码仲裁子电路发送访问信息，则所述译码仲裁子电路输出的访问信息的协议为AHB协议，若响应控制子电路至外接设备的传输路径对应的传输协议为APB协议，则在译码仲裁子电路与响应控制子电路之间增加桥接器，用于实现AHB协议向APB协议的转换。

在一些实施例中，数据传输电路中响应控制子电路和译码选择子电路的数量与外接设备的组数相关，缓存控制子电路的数量大于响应控制子电路的数量，针对一组外接设备对应的响应控制子电路、至少两个缓存控制子电路和译码选择子电路而言，响应控制子电路的与译码仲裁子电路连接，用于接收译码仲裁子电路发送的访问信息，以及向译码仲裁子电路发送访问信息对应的数据或第一响应信息；至少两个缓存控制子电路中每一个缓存控制子电路均与响应控制子电路和译码选择子电路连接，译码选择子电路与一组外接设备中每一个外接设备连接。

在一些实施例中，若访问信息为写访问，即主机欲向外接设备中写入数据，则所述数据传输电路100，及其内部各子电路的功能如下：

在一些实施例中，所述译码仲裁子电路101与至少一个主机连接，用于接收主机发送的访问信息，或者向所述主机发送所述访问信息对应的第一响应信息；所述译码仲裁子电路101与所述数据传输电路中全部响应控制子电路连接，用于将主机发送的访问信息发送至相应响应控制子电路，或者接收响应控制子电路发送的第一响应信息，并将所述第一响应信息发送至相应主机。所述主机、所述数据访问电路100和所述多个外接设备可以均设置于SOC芯片内部。

在一些实施例中，译码仲裁子电路101具体用于，基于访问信息中包括的访问地址，确认待访问的外接设备，基于外接设备与至少一个响应控制子电路之间的对应关系，确认待访问的外接设备对应的响应控制子电路（即相应响应控制子电路）。其中，外接设备与至少一个响应控制子电路之间的对应关系，包括某一外接设备对应哪一个响应控制子电路，或者，对于某一外接设备的访问信息由哪一个相应控制子电路接收并处理。

在一些实施例中，响应控制子电路对应至少两个缓存控制子电路连接，用于向至少两个缓存控制子电路中空闲的缓存控制子电路发送访问信息，或者，将访问信息发送至空闲的缓存控制子电路之后，向译码仲裁子电路101发送第一响应信息，第一响应信息用于指示访问信息对应的访问已完成。

在一些可选实施例中，响应控制子电路还可以接收系统级芯片中另一个主机发送的访问信息，并依据上述操作，将访问信息发送至空闲的缓存控制子电路中。

相关技术中，如图2所示，不同主机对同一组中多个外接设备的访问必须串行执行，任一主机对一个外接设备的访问完成之后，才能进行主机（可以是前面提到的任一主机，也可以是其他主机）对下一个外接设备的访问；本公开实施例提供的数据传输电路，通过响应控制子电路将传输路径断开，分割为主机至响应控制子电路，以及响应控制子电路至外接设备；当响应控制子电路接收主机发送的访问信息，并将访问信息存储至空闲的缓存控制子电路之后，就意味着主机至响应控制子电路这一段传输路径的任务已完成，可以执行主机对下一个外接设备的访问，因此，响应控制子电路将访问信息发送至空闲的缓存控制子电路之后，向译码仲裁子电路101发送第一响应信息，以使译码仲裁子电路101将第一响应信息发送至相应主机或全部主机，指示下一个主机执行对下一个外接设备的访问，无需等待当前对外接设备的访问完成，即可向响应控制子电路传输下一次访问信息，极大程度上减少主机至响应控制子电路这一段传输路径的空闲，提升整体的访问效率。即上一次访问可能还未完成时，下一次访问的信息就已经开始传输。

接下来以主机访问外接设备1为例，对响应控制子电路、缓存控制子电路和译码选择子电路进行详细说明。主机访问外接设备1时，对应响应控制子电路1021、缓存控制子电路1031、缓存控制子电路1032以及译码选择子电路1041。

响应控制子电路1021接收译码仲裁子电路101发送的访问信息，确认缓存控制子电路1031和缓存控制子电路1032的状态（即缓存状态），若至少两个缓存控制子电路中至少一个缓存控制子电路的状态为空闲，则按照预设规则将访问信息发送至状态为空闲的任一缓存控制子电路；若至少两个缓存控制子电路的状态均为忙碌，则重新确定至少两个缓存控制子电路的状态，直至确定至少两个缓存控制子电路中至少一个缓存控制子电路的状态为空闲。其中，每个缓存控制子电路最多存储一条访问信息，每个缓存控制子电路存储的访问信息不同，也就是说，当缓存控制子电路接收并存储访问信息，未将访问信息发送至相应外接设备之前，其状态为忙碌，无法接收并存储其他访问信息。

在一些实施例中，响应控制子电路可以依次确认缓存控制子电路1031和缓存控制子电路1032的状态，也可以同时确认缓存控制子电路1031和缓存控制子电路1032的状态；在依次确认时，可以根据预设顺序确认，也可以随机确认。其中，预设顺序可以预先确定，例如可以按照标识从小到大或从大到小的顺序，或者基于上一次确认的结果继续确认，例如上一次只确定了缓存控制子电路1031，则这一次直接确认缓存控制子电路1032。

其中，预设规则可以包括：若只有一个缓存控制子电路的状态为空闲，则将访问信息发送至空闲的缓存控制子电路；若有至少两个缓存控制子电路的状态为空闲，则将访问信息随机发送至任一空闲的缓存控制子电路，或者将访问信息发送至处于空闲的指定缓存控制子电路。指定缓存控制子电路可以是任一个缓存控制子电路。

具体实施时，缓存控制子电路的状态可以基于波形中不同的电平表示，例如当缓存控制子电路的状态为空闲时，则对应波形中的低电平，当缓存控制子电路的状态为忙碌，则对应波形中的高电平；可选的，不同的缓存控制子电路对应不同的波形（即每一个缓存控制子电路对应一个波形以表征其状态），每一个缓存控制子电路在状态变化时，对应的波形的电平发生变化，例如缓存控制子电路1031的状态为空闲的情况下，对应波形中相应的时间区间为低电平，当缓存控制子电路中存储数据的情况下，对应波形中相应时间区间为高电平；当缓存控制子电路的状态由空闲转换为忙碌时，对应波形中产生相应脉冲，由低电平变为高电平。

在一些实施例中，响应控制子电路通过确认或查询波形（如方波）的电平，确认相应缓存控制子电路的状态。

在一些实施例中，以响应控制子电路1021将访问信息存储至缓存控制子电路1031为例，缓存控制子电路1031存储访问信息，并向译码选择子电路1041发送访问信息，译码选择子电路1041基于访问信息中携带的访问地址，确认反问信息对应的待访问外接设备的状态，并向缓存控制子电路1031输出待访问外接设备的状态。

在另一些实施例中，缓存控制子电路1031基于响应控制子电路1021发送的访问信息，确认访问信息对应的第一外接设备（即待访问外接设备）；基于译码选择子电路1041，确认第一外接设备的状态；响应于第一外接设备为忙碌，则重新确认第一外接设备的状态，直至第一外接设备为空闲，响应于第一外接设备为空闲，则访问第一外接设备，将访问信息中的数据写入第一外接设备对应的存储空间，并删除存储的访问信息，更新缓存控制子电路的状态，从忙碌转为空闲；接收第一外接设备发送的第二响应信息，第二响应信息用于表征访问信息已写入第一外接设备。可选的，当出现访问错误时，可以通过中断的方式通知相应主机，主机查询访问状态信息，确认出现错误的传输以及外接设备，重新对外接设备进行访问，或执行错误恢复流程。

具体实施时，至少两个外接设备中任一外接设备基于波形中不同的电平表征外接设备的状态，译码选择子电路1041具体用于：确认缓存控制子电路1031发送的访问信息对应的至少一个外接设备；基于至少一个外接设备对应的波形，确定并向至少两个缓存控制子电路发送至少一个外接设备的状态。

在一些实施例中，译码选择子电路1041用于确认至少两个缓存控制子电路中任一缓存控制子电路发送的访问信息对应的至少一个外接设备；基于至少一个外接设备对应的波形，确定并向缓存控制子电路发送至少一个外接设备的状态，每一个访问信息对应至少一个外接设备，译码选择子电路1041确定每一个访问信息对应的至少一个外接设备的状态。

具体实施时，外接设备对应的波形的形态、状态维护方式与缓存控制子电路对应的波形的形态、状态维护方式相同，此处不再重复赘述。译码选择子电路1041通过访问信息对应的待访问外接设备对应的波形，确认待访问外接设备的状态，并将状态发送至缓存控制子电路1031。

在一些可选实施例中，数据传输电路100可以实现主机同时对多个外接设备的访问，在此情况下，数据传输电路100及其对应的子电路的用途还包括：

当主机同时访问多个外接设备时，访问信息中的访问地址为逻辑地址，译码仲裁子电路101基于逻辑地址、逻辑地址分组信息，以及多个外接设备的关联配置信息，确认访问信息对应的至少两个外接设备，基于至少两个外接设备与至少一个响应控制子电路之间的对应关系，确认至少一个响应控制子电路。

具体实施时，译码仲裁子电路101基于访问地址和逻辑地址分组信息，确认访问地址对应的第一逻辑地址分组；基于第一逻辑地址分组和至少一个外接设备的关联配置信息，确认第一逻辑地址分组对应的至少两个外接设备。

图5示出了本公开实施例提供的逻辑地址分组信息和多个外接设备的关联配置信息。

在一些实施例中，如图4所示，逻辑地址分组信息包括每一个逻辑地址分组的起始地址段和结束地址段，例如，逻辑地址分组0的起始地址段为1，结束地址段为100；逻辑地址分组1的起始地址段为101，结束地址段为200等，需要说明的是，此处的起始地址段和结束地址段仅为示意，实际应用中可以根据需求设置，并不限于本公开实施例中所涉及的范围。

在一些实施例中，本公开实施例中所涉及的多个指至少两个，多个外接设备的关联配置信息包括多个外接设备中任一个外接设备与至少一个逻辑地址分组之间的使能关系，其中，使能关系可以理解为外接设备的存储空间包括某一个逻辑地址分组（具备使能关系或关联使能），或者外接设备的存储空间不包括某一逻辑地址分组（不具备使能关系或未关联使能）。

具体实施时，若外接设备的存储空间包括第一逻辑地址分组，则外接设备与第一逻辑地址分组之间关联使能；或者，若外接设备的存储空间不包括第一逻辑地址分组，则外接设备与第一逻辑地址分组之间未关联使能。

译码仲裁子电路101向至少两个外接设备对应的至少一个响应控制子电路（若至少两个外接设备在同一组，则为一个响应控制子电路，若在不同组，则为至少两个响应控制子电路）发送访问信息，至少一个响应控制子电路确认其对应的至少两个缓存控制子电路的状态，若存在空闲的缓存控制子电路，则将访问信息存储至空闲的缓存控制子电路中。可选的，可以将访问信息存储至处于空闲的一个或多个缓存控制子电路，并向主机发送第一响应信息。

缓存控制子电路基于访问信息确认待访问的至少一个外接设备，并从译码选择子电路获取至少一个外接设备的状态，响应于至少一个外接设备中包括空闲的外接设备，则相应缓存控制子电路将访问信息的数据写入空闲的外接设备，并接收外接设备发送的第二响应信息；响应于缓存控制子电路对应多个外接设备（即访问信息的数据需要写入缓存控制子电路对应的多个外接设备中），则缓存控制子电路接收到全部外接设备（即需要写入的多个外接设备）发送的第二响应信息后，将访问信息从缓存控制子电路的存储空间中删除，并更新缓存控制子电路的状态。

具体实施时，缓存控制子电路基于响应控制子电路发送的访问信息，确认访问信息对应的至少两个外接设备；基于译码选择子电路，确认至少两个外接设备的状态；响应于至少两个外接设备的状态均为忙碌，则可以基于第一周期重新确认至少两个外接设备的状态，直至至少两个外接设备中包括状态为空闲的外接设备；响应于至少两个外接设备中包括状态为空闲的外接设备，则访问状态为空闲的外接设备，将访问信息中的数据写入状态为空闲的外接设备对应的存储空间，确认至少两个外接设备中剩余外接设备的状态，直至将访问信息中的数据写入至少两个外接设备的存储空间，更新缓存控制子电路的状态；接收至少两个外接设备发送的第二响应信息，第二响应信息用于表征访问信息已写入相应外接设备。其中，第一周期可以基于实验结果或实际需求设置。

在一些实施例中，若访问信息为读访问，即主机欲向外接设备中读取数据，则数据传输电路100，及其内部各子电路的功能如下：

译码仲裁子电路101分别与主机和至少一个响应控制子电路连接，用于确认主机发送的访问信息所对应的响应控制子电路，将访问信息发送至响应控制子电路。

响应控制子电路与全部至少两个缓存控制子电路中对应的至少两个缓存控制子电路连接，用于获取至少两个缓存控制子电路的状态，基于至少两个缓存控制子电路的状态，向至少两个缓存控制子电路中空闲的任一缓存控制子电路发送访问信息。

至少两个缓存控制子电路中每一个缓存控制子电路与译码选择子电路连接，用于缓存访问信息，基于响应控制子电路发送的访问信息，确认访问信息对应的第二外接设备；基于译码选择子电路，确认第二外接设备的状态；响应于第二外接设备为忙碌，则重新确认第二外接设备的状态，直至第二外接设备为空闲；响应于第二外接设备为空闲，则访问第二外接设备，从第一外接设备中获取访问信息对应的数据；向主机发送数据，在缓存控制子电路的存储空间中删除数据，并更新缓存控制子电路的状态。

图6示出了采用本公开实施例提供的数据访问示意图。

相关技术中，多个主机对同一组外接设备（如外设1和外设2）的访问只能串行实现，例如主机1先访问外接设备1，然后主机2再访问外接设备2，若采用了本公开实施例提供的数据传输电路，主机1和主机2可以分别将访问信息存储至不同的缓存控制子电路（图6中buffer1和buffer2）中，不同的缓存控制子电路对不同的外接设备的访问独立进行，互不干扰，即可以同时实现访问外接设备1和外接设备2，提升访问效率，缩短访问时延。

如此，通过本公开提供的数据传输电路，通过响应控制子电路和缓存控制子电路对整条传输路径进行分割，使传输路径被分割为主机至缓存控制子电路，以及缓存控制子电路至外接设备，当主机发起对外接设备的访问时，缓存控制子电路可以存储访问信息，使主机至缓存控制子电路，以及缓存控制子电路至外接设备之间相对独立，互不干扰，主机无需等待外接设备处理访问信息后才发送下一条访问信息，可以在外接设备未处理或处理中的阶段向响应控制子电路发送下一条访问信息，访问方式不再是串行，可以提升主机访问外接设备的效率。

图7示出了本公开实施例提供的数据传输方法的一种可选流程示意图，将根据各个步骤进行说明。

步骤S501，译码仲裁子电路确认主机发送的访问信息所对应的响应控制子电路，将访问信息发送至响应控制子电路。

在一些实施例中，译码仲裁子电路处于待机状态，响应于接收系统级芯片中任一主机发送的访问信息，则退出待机状态，基于访问信息中的访问地址确认访问信息对应的外接设备，基于外接设备以及外接设备与响应控制子电路之间的对应关系，确认反问信息所对应的响应控制子电路，并将访问信息发送至访问控制子电路。

步骤S502，响应控制子电路获取对应的至少两个缓存控制子电路的状态，基于至少两个缓存控制子电路的状态，向至少两个缓存控制子电路中空闲的任一缓存控制子电路发送访问信息。

在一些实施例中，响应控制子电路处于待机状态，接收访问信息后，退出待机状态，获取访问控制子电路对应的至少两个缓存控制子电路的状态。

具体实施时，至少两个缓存控制子电路用于基于波形中不同的电平表征缓存控制子电路的状态，响应控制子电路可以依次确认至少两个缓存控制子电路的状态，也可以同时确认至少两个缓存控制子电路的状态；在依次确认时，可以根据预设顺序确认，也可以随机确认。其中，预设顺序可以预先确定，例如可以按照标识从小到大或从大到小的顺序，或者基于上一次确认的结果继续确认，例如上一次只确定了缓存控制子电路0，则这一次直接确认缓存控制子电路1。

例如，响应控制子电路可以先确认缓存控制子电路0的状态，是否为空闲，若为空闲，则将访问信息发送至缓存控制子电路0；或者，若缓存控制子电路0为忙碌，则确认缓存控制子电路1的状态是否为空闲，若为空闲，则将访问信息发送至缓存控制子电路1。

在一些可选实施例中，若缓存控制子电路0和缓存控制子电路1均为忙碌，则响应控制子电路等待第一时间间隔后再次分别确认缓存控制子电路0和缓存控制子电路1的状态，直至发送访问信息。

在一些实施例中，响应控制子电路发送访问信息之后，向译码仲裁子电路发送第一响应信息，以使主机发起下一次访问。

步骤S503，空闲的任一缓存控制子电路接收并存储访问信息，基于外接设备的状态执行后续操作。

在一些实施例中，空闲的任一缓存控制子电路接收并存储访问信息，从译码选择子电路获取访问信息对应的外接设备的状态；响应于访问信息对应的外接设备为空闲，则缓存控制子电路向空闲的外接设备发起访问，执行访问信息对应的操作。或者，响应于访问信息对应的外接设备为忙碌，则等待第二时间间隔后再次通过译码选择子电路获取外接设备的状态，直至外接设备的状态为空闲，则发起对外接设备的访问，同时删除缓存控制子电路中的访问信息，并将缓存控制子电路的状态更新为空闲。

其中，每个缓存控制子电路最多存储一条访问信息，每个缓存控制子电路存储的访问信息不同，也就是说，当缓存控制子电路接收并存储访问信息，未将访问信息发送至相应外接设备之前，其状态为忙碌，无法接收并存储其他访问信息。

根据本公开的实施例，本公开还提供了一种电子设备和一种可读存储介质。

图8示出了可以用来实施本公开的实施例的示例电子设备800的示意性框图。电子设备旨在表示各种形式的数字计算机，诸如，膝上型计算机、台式计算机、工作台、个人数字助理、服务器、刀片式服务器、大型计算机、和其它适合的计算机。电子设备还可以表示各种形式的移动电路，诸如，个人数字处理、蜂窝电话、智能电话、可穿戴设备和其它类似的计算电路。本文所示的部件、它们的连接和关系、以及它们的功能仅仅作为示例，并且不意在限制本文中描述的和/或者要求的本公开的实现。

如图8所示，电子设备800包括计算单元801，其可以根据存储在只读存储器（ROM）802中的计算机程序或者从存储单元808加载到随机访问存储器（RAM）803中的计算机程序，来执行各种适当的动作和处理。在RAM 803中，还可存储电子设备800操作所需的各种程序和数据。计算单元801、ROM 802以及RAM 803通过总线804彼此相连。输入/输出（I/O）接口805也连接至总线804。

电子设备800中的多个部件连接至I/O接口805，包括：输入单元806，例如键盘、鼠标等；输出单元807，例如各种类型的显示器、扬声器等；存储单元808，例如磁盘、光盘等；以及通信单元809，例如网卡、调制解调器、无线通信收发机等。通信单元809允许电子设备800通过诸如因特网的计算机网络和/或各种电信网络与其他设备交换信息/数据。

计算单元801可以是各种具有处理和计算能力的通用和/或专用处理组件。计算单元801的一些示例包括但不限于中央处理单元（CPU）、图形处理单元（GPU）、各种专用的人工智能（AI）计算芯片、各种运行机器学习模型算法的计算单元、数字信号处理器（DSP）、以及任何适当的处理器、控制器、微控制器等。计算单元801执行上文所描述的各个方法和处理，例如数据传输方法。例如，在一些实施例中，数据传输方法可被实现为计算机软件程序，其被有形地包含于机器可读介质，例如存储单元808。在一些实施例中，计算机程序的部分或者全部可以经由ROM 802和/或通信单元809而被载入和/或安装到电子设备800上。当计算机程序加载到RAM 803并由计算单元801执行时，可以执行上文描述的数据传输方法的一个或多个步骤。备选地，在其他实施例中，计算单元801可以通过其他任何适当的方式（例如，借助于固件）而被配置为执行数据传输方法。

本文中以上描述的系统和技术的各种实施方式可以在数字电子子电路系统、集成子电路系统、场可编程门阵列（FPGA）、专用集成子电路（ASIC）、专用标准产品（ASSP）、芯片上系统的系统（SOC）、负载可编程逻辑设备（CPLD）、计算机硬件、固件、软件、和/或它们的组合中实现。这些各种实施方式可以包括：实施在一个或者多个计算机程序中，该一个或者多个计算机程序可在包括至少一个可编程处理器的可编程系统上执行和/或解释，该可编程处理器可以是专用或者通用可编程处理器，可以从存储系统、至少一个输入电路、和至少一个输出电路接收数据和指令，并且将数据和指令传输至该存储系统、该至少一个输入电路、和该至少一个输出电路。

用于实施本公开的方法的程序代码可以采用一个或多个编程语言的任何组合来编写。这些程序代码可以提供给通用计算机、专用计算机或其他可编程数据处理电路的处理器或控制器，使得程序代码当由处理器或控制器执行时使流程图和/或框图中所规定的功能/操作被实施。程序代码可以完全在机器上执行、部分地在机器上执行，作为独立软件包部分地在机器上执行且部分地在远程机器上执行或完全在远程机器或服务器上执行。

在本公开的上下文中，机器可读介质可以是有形的介质，其可以包含或存储以供指令执行系统、电路或设备使用或与指令执行系统、电路或设备结合地使用的程序。机器可读介质可以是机器可读信号介质或机器可读储存介质。机器可读介质可以包括但不限于电子的、磁性的、光学的、电磁的、红外的、或半导体系统、电路或设备，或者上述内容的任何合适组合。机器可读存储介质的更具体示例会包括基于一个或多个线的电气连接、便携式计算机盘、硬盘、随机存取存储器（RAM）、只读存储器（ROM）、可擦除可编程只读存储器（EPROM或快闪存储器）、光纤、便捷式紧凑盘只读存储器（CD-ROM）、光学储存设备、磁储存设备、或上述内容的任何合适组合。

为了提供与用户的交互，可以在计算机上实施此处描述的系统和技术，该计算机具有：用于向用户显示信息的显示电路（例如，CRT（阴极射线管）或者LCD（液晶显示器）监视器）；以及键盘和指向电路（例如，鼠标或者轨迹球），用户可以通过该键盘和该指向电路来将输入提供给计算机。其它种类的电路还可以用于提供与用户的交互；例如，提供给用户的反馈可以是任何形式的传感反馈（例如，视觉反馈、听觉反馈、或者触觉反馈）；并且可以用任何形式（包括声输入、语音输入或者、触觉输入）来接收来自用户的输入。

可以将此处描述的系统和技术实施在包括后台部件的计算系统（例如，作为数据服务器）、或者包括中间件部件的计算系统（例如，应用服务器）、或者包括前端部件的计算系统（例如，具有图形用户界面或者网络浏览器的用户计算机，用户可以通过该图形用户界面或者该网络浏览器来与此处描述的系统和技术的实施方式交互）、或者包括这种后台部件、中间件部件、或者前端部件的任何组合的计算系统中。可以通过任何形式或者介质的数字数据通信（例如，通信网络）来将系统的部件相互连接。通信网络的示例包括：局域网（LAN）、广域网（WAN）和互联网。

计算机系统可以包括客户端和服务器。客户端和服务器一般远离彼此并且通常通过通信网络进行交互。通过在相应的计算机上运行并且彼此具有客户端-服务器关系的计算机程序来产生客户端和服务器的关系。服务器可以是云服务器，也可以为分布式系统的服务器，或者是结合了区块链的服务器。

应该理解，可以使用上面所示的各种形式的流程，重新排序、增加或删除步骤。例如，本发公开中记载的各步骤可以并行地执行也可以顺序地执行也可以不同的次序执行，只要能够实现本公开公开的技术方案所期望的结果，本文在此不进行限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种数据传输电路，其特征在于，应用于系统级芯片，所述数据传输电路包括：译码仲裁子电路、至少一个响应控制子电路、至少两个缓存控制子电路和至少一个译码选择子电路；

所述译码仲裁子电路分别与主机和所述至少一个响应控制子电路连接，用于确认主机发送的访问信息所对应的响应控制子电路，将所述访问信息发送至所述响应控制子电路；

所述响应控制子电路与全部缓存控制子电路中对应的至少两个缓存控制子电路连接，用于获取所述至少两个缓存控制子电路的状态，基于所述至少两个缓存控制子电路的状态，向所述至少两个缓存控制子电路中空闲的任一缓存控制子电路发送访问信息；

所述至少两个缓存控制子电路中每一个缓存控制子电路与对应的译码选择子电路连接，用于接收并存储所述访问信息，从所述译码选择子电路获取所述访问信息对应的外接设备的状态；响应于所述访问信息对应的外接设备为空闲，则所述缓存控制子电路向所述空闲的外接设备发起访问，执行所述访问信息对应的操作；

其中，每个缓存控制子电路最多存储一条访问信息，每个缓存控制子电路存储的访问信息不同，不同的响应控制子电路与不同的缓存控制子电路连接。

2.根据权利要求1所述的电路，其特征在于，

所述至少两个缓存控制子电路基于波形中不同的电平表征缓存控制子电路的状态；

所述响应控制子电路，具体用于响应于接收所述主机发送的访问信息，基于对应的至少两个缓存控制子电路对应的波形，确定所述至少两个缓存控制子电路的状态；若所述至少两个缓存控制子电路中至少一个缓存控制子电路的状态为空闲，则按照预设规则将所述访问信息发送至状态为空闲的任一缓存控制子电路；若所述至少两个缓存控制子电路的状态均为忙碌，则重新确定所述至少两个缓存控制子电路的状态，直至确定所述至少两个缓存控制子电路中至少一个缓存控制子电路的状态为空闲。

3.根据权利要求1所述的电路，其特征在于，所述译码选择子电路与至少两个外接设备连接，用于接收缓存控制子电路发送的访问信息，基于所述访问信息对应的地址信息，向所述缓存控制子电路输出待访问外接设备的状态。

4.根据权利要求3所述的电路，其特征在于，所述至少两个外接设备中任一外接设备基于波形中不同的电平表征外接设备的状态，所述译码选择子电路，具体用于：

确认所述至少两个缓存控制子电路中任一缓存控制子电路发送的访问信息对应的至少一个外接设备；

基于所述至少一个外接设备对应的波形，确定并向所述缓存控制子电路发送所述至少一个外接设备的状态。

5.根据权利要求1所述的电路，其特征在于，若所述访问信息的类型为写访问，则所述至少两个缓存控制子电路中，接收并存储访问信息的缓存控制子电路用于：

响应于接收所述访问信息，向所述主机发送所述访问信息对应的第一响应信息；

所述第一响应信息用于表征所述访问信息对应的数据已写入相应外接设备。

6.根据权利要求5所述的电路，其特征在于，所述接收并存储访问信息的缓存控制子电路还用于：

基于所述响应控制子电路发送的访问信息，确认所述访问信息对应的第一外接设备；

基于译码选择子电路，确认所述第一外接设备的状态；

响应于所述第一外接设备为忙碌，则重新确认所述第一外接设备的状态，直至所述第一外接设备为空闲，响应于所述第一外接设备为空闲，则访问所述第一外接设备，将所述访问信息中的数据写入所述第一外接设备对应的存储空间，并更新所述缓存控制子电路的状态；

接收所述第一外接设备发送的第二响应信息，所述第二响应信息用于表征所述访问信息已写入所述第一外接设备。

7.根据权利要求5所述的电路，其特征在于，所述接收并存储访问信息的缓存控制子电路还用于：

基于所述响应控制子电路发送的访问信息，确认所述访问信息对应的至少两个外接设备；

基于译码选择子电路，确认所述至少两个外接设备的状态；

响应于所述至少两个外接设备的状态均为忙碌，则重新确认所述至少两个外接设备的状态，直至所述至少两个外接设备中包括状态为空闲的外接设备；

响应于所述至少两个外接设备中包括状态为空闲的外接设备，则访问所述状态为空闲的外接设备，将所述访问信息中的数据写入所述状态为空闲的外接设备对应的存储空间，确认所述至少两个外接设备中剩余外接设备的状态，直至将所述访问信息中的数据写入所述至少两个外接设备的存储空间，更新所述缓存控制子电路的状态；

接收所述至少两个外接设备发送的第二响应信息，所述第二响应信息用于表征所述访问信息已写入相应外接设备。

8.根据权利要求1所述的电路，其特征在于，若访问信息为读访问，则所述至少两个缓存控制子电路中，接收并存储访问信息的缓存控制子电路用于：

基于所述响应控制子电路发送的访问信息，确认所述访问信息对应的第二外接设备；

基于译码选择子电路，确认所述第二外接设备的状态；

响应于所述第二外接设备的状态为忙碌，则重新确认所述第二外接设备的状态，直至所述第二外接设备的状态为空闲；

响应于所述第二外接设备的状态为空闲，则访问所述第二外接设备，从所述第二外接设备中获取所述访问信息对应的数据；

向所述主机发送所述数据，并更新所述缓存控制子电路的状态。

9.一种数据传输方法，其特征在于，应用于系统级芯片，所述方法包括：

译码仲裁子电路确认主机发送的访问信息所对应的响应控制子电路，将所述访问信息发送至所述响应控制子电路；

响应控制子电路获取对应的至少两个缓存控制子电路的状态，基于所述至少两个缓存控制子电路的状态，向至少两个缓存控制子电路中空闲的任一缓存控制子电路发送访问信息；

空闲的任一缓存控制子电路接收并存储所述访问信息，从译码选择子电路获取所述访问信息对应的外接设备的状态；响应于所述访问信息对应的外接设备为空闲，则所述缓存控制子电路向所述空闲的外接设备发起访问，执行所述访问信息对应的操作；

其中，每个缓存控制子电路最多存储一条访问信息，每个缓存控制子电路存储的访问信息不同。

10.一种系统级芯片，其特征在于，所述系统级芯片包括：译码仲裁子电路、至少一个响应控制子电路、至少两个缓存控制子电路和至少一个译码选择子电路；

所述译码仲裁子电路分别与主机和所述至少一个响应控制子电路连接，用于确认主机发送的访问信息所对应的响应控制子电路，将所述访问信息发送至所述响应控制子电路；

所述响应控制子电路与全部缓存控制子电路中对应的至少两个缓存控制子电路连接，用于获取所述至少两个缓存控制子电路的状态，基于所述至少两个缓存控制子电路的状态，向所述至少两个缓存控制子电路中空闲的任一缓存控制子电路发送访问信息；

所述至少两个缓存控制子电路中每一个缓存控制子电路与对应的译码选择子电路连接，用于接收并存储所述访问信息，从所述译码选择子电路获取所述访问信息对应的外接设备的状态；响应于所述访问信息对应的外接设备为空闲，则所述缓存控制子电路向所述空闲的外接设备发起访问，执行所述访问信息对应的操作；

其中，每个缓存控制子电路最多存储一条访问信息，每个缓存控制子电路存储的访问信息不同，不同的响应控制子电路与不同的缓存控制子电路连接。