CN101076011A

CN101076011A - 插值器串行处理装置及方法

Info

Publication number: CN101076011A
Application number: CNA2007101284068A
Authority: CN
Inventors: 陈旭
Original assignee: ZTE Corp
Current assignee: ZTE Corp
Priority date: 2007-07-05
Filing date: 2007-07-05
Publication date: 2007-11-21
Anticipated expiration: 2027-07-05
Also published as: CN101076011B

Abstract

本发明提供了一种插值器串行处理装置，包括：控制单元，用于对插值处理单元进行控制，产生插值处理单元所需的样本数据、插值系数和控制信号，其中，控制单元将样本数据和插值系数分节拍串行输入插值处理单元；以及插值处理单元，用于在控制单元的控制下，采用来自控制单元的样本数据、插值系数和控制信号对样本数据进行乘累加计算，并将经过插值处理的样本数据传输至控制单元以输出。本发明通过控制每次输入的样本数据不同、插值系数不同，8个插值计算分时复用一套插值单元，从而达到了节省逻辑资源的目的。

Description

插值器串行处理装置及方法

技术领域

本发明涉及通信领域，更具体地涉及一种插值器串行处理装置及方法。

背景技术

插值技术是宽带码分多址(Wideband Code Division MultipleAccess，简称WCDMA)系统常用的一种码处理技术。WCDMA系统中根据性能需要可采用不同插值算法完成插值。本发明实现的8TAP插值算法如下：

向下取整，

其中，z(k)为插值后数据，y(i)为原始样本数据，phase_k(i)为插值系数(以下简写为p_k(i))。

插值处理过程是通过输入的历史9采样数据计算得到输出8采样数据。其中，输入8TAP插值器的原始9采样数据y(0)、y(1)、y(2)、y(3)、y(4)、y(5)、y(6)、y(7)、y(8)中的每一个采样数据均为复数，y(i)＝I(i)+Q(i)j；输出的8个插值后数据为z(0)、z(1)、z(2)、z(3)、z(4)、z(5)、z(6)、z(7)。

8倍插值器算法的实现结构如图1所示，包括8个插值运算单元，分别计算插值后的8个样本数据。输入的前8个采样数据y(0)、y(1)、y(2)、y(3)、y(4)、y(5)、y(6)、y(7)与4个相位的插值系数插值计算出低位的4个数据z(0)、z(1)、z(2)、z(3)，后8个采样数据y(1)、y(2)、y(3)、y(4)、y(5)、y(6)、y(7)、y(8)与4个相位的插值系数插值计算出高位的4个数据z(4)、z(5)、z(6)、z(7)。

插值运算单元的实现结构如图2所示。每个插值运算单元完成8个复数与实数相乘，8个相乘结果进行累加，累加结果进行饱和截位，输出复数z(i)＝I’(i)+Q’(i)j。

传统的插值算法实现装置通常采用并行方案，即忠实于算法实现结构，设计8个并行的插值单元，如图1所示。每个插值单元为了实现8个复数与实数相乘，实际需要16个乘法器、14个加法器，I、Q数据与相位各自相乘、各自累加，如图3所示。每个插值单元输出截位后I’、Q’。并行方案的优点是9采样数据并行输入、插值后8样本数据并行输出，吞吐量大且控制逻辑简单；缺点是需要16个乘法器、14个加法器，逻辑资源消耗大。

发明内容

鉴于以上所述的一个或多个问题，本发明提供了一种新的插值器串行处理装置及方法。

根据本发明的插值器串行处理装置包括：控制单元，用于对插值处理单元进行控制，产生插值处理单元所需的样本数据、插值系数和控制信号，其中，控制单元将样本数据和插值系数分节拍串行输入插值处理单元；以及插值处理单元，用于在控制单元的控制下，采用来自控制单元的样本数据、插值系数和控制信号对样本数据进行乘累加计算，并将经过插值处理的样本数据传输至控制单元以输出。

其中，插值处理单元包括：第一乘累加器，用于采用来自控制单元的插值系数和控制信号对来自控制单元的样本数据的虚部进行乘累加计算；以及第二乘累加器，用于采用来自控制单元的插值系数和控制信号对来自控制单元的样本数据的实部进行乘累加计算。

其中，插值器串行处理装置进行8抽头插值处理。控制单元分8×8共64个时钟节拍将样本数据和插值系数串行输出至插值处理单元。控制单元在第8、16、24、32、40、48、56、和64个时钟节拍接收来自插值处理单元的插值后样本数据的实部和虚部，并合并样本数据的实部和虚部，在第65个时钟节拍输出合并后的样本数据。

根据本发明的插值器串行处理方法包括以下步骤：S602，控制单元产生插值处理单元所需的样本数据、插值系数和控制信号，并将样本数据和插值系数分节拍串行输入插值处理单元；以及S604，插值处理单元采用来自控制单元的样本数据、插值系数和控制信号对样本数据进行乘累加计算，并将经过插值处理的样本数据传输至控制单元以输出。

其中，在步骤S604中，通过第一乘累加器采用来自控制单元的插值系数和控制信号对来自控制单元的样本数据的虚部进行乘累加计算，同时通过第二乘累加器采用来自控制单元的插值系数和控制信号对来自控制单元的样本数据的实部进行乘累加计算。

其中，插值器串行处理方法进行8抽头插值处理。控制单元分8×8共64个时钟节拍将样本数据和插值系数串行输出至插值处理单元。控制单元在第8、16、24、32、40、48、56、和64个时钟节拍接收来自插值处理单元的插值后样本数据的实部和虚部，并合并样本数据的实部和虚部，在第65个时钟节拍输出合并后的样本数据。

本发明通过控制每次输入的样本数据不同、插值系数不同，8个插值计算分时复用一套插值单元，从而达到了节省逻辑资源的目的。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1是8TAP插值算法结构的示意图；

图2是8TAP插值算法中的插值单元的示意图；

图3是8TAP插值传统实现方案中的插值单元示意图；

图4是根据本发明实施例的插值串行处理装置的示意图；

图5是根据本发明实施例的插值串行处理装置中的插值处理单元的示意图；以及

图6是根据本发明实施例的插值串行处理方法的流程图。

具体实施方式

下面参考附图，详细说明本发明的具体实施方式。

参考图4，说明根据本发明实施例的插值串行处理装置。如图4所示，该差值串行处理装置包括：控制单元402，用于对插值处理单元进行控制，产生插值处理单元所需的样本数据、插值系数和控制信号，其中，控制单元将样本数据和插值系数分节拍串行输入插值处理单元；以及插值处理单元404，用于在控制单元的控制下，采用来自控制单元的样本数据、插值系数和控制信号对样本数据进行乘累加计算，并将经过插值处理的样本数据传输至控制单元以输出。

如图5所示，插值处理单元404包含两个乘累加器，分别用于实部I、虚部Q的计算。输入插值处理单元的8采样数据分8个时钟节拍串行输入，输入第0个样本数据时MUX输出选择常值0，输入第1至第7个样本数据时MUX输出选择累加器的输出，8个时钟周期完成一个插值计算。样本数据I、Q、及插值系数p_k(i)、MUX的输出选择来自控制单元；8个时钟周期之后I、Q计算输出一个插值后样本数据I’、Q’(如图4所示)。

控制单元接收来自外部的待插值数据(9个样本数据：y(0)至y(8))和插值系数。根据算法，控制单元分8×8共64个节拍串行输出各个样本数据、插值系数、和MUX选择信号给插值处理单元，即第0至7个时钟节拍依次输出第0至7个样本数据(y(0)至y(7))和p₀(i)，i＝0至7；第8至15个时钟节拍依次输出第0至7个样本数据(y(0)至y(7))和p₁(i)，i＝0至7；第16-23个时钟节拍依次输出第0至7个样本数据(y(0)至y(7))和p₂(i)，i＝0至7；第24至31个时钟节拍依次输出第0至7个样本数据(y(0)至y(7))和p₃(i)，i＝0至7；第32至39个时钟节拍依次输出第1至8个样本数据(y(1)至y(8))和p₀(i)i＝0至7；第40至47个时钟节拍依次输出第1至8个样本数据(y(1)至y(8))和p₁(i)，i＝0至7；第48至55个时钟节拍依次输出第1至8个样本数据(y(1)至y(8))和p₂(i)，i＝0至7；第56至63个时钟节拍依次输出第1至8个样本数据(y(1)至-y(8))和p₃(i)，i＝0至7。通过控制每次输入的样本数据不同、插值系数不同，完成不用的插值计算。同时，第8、16、24、32、40、48、56、64个时钟节拍控制单元接收来自插值处理单元的插值后样本数据I’、Q’，合并得到8个插值后样本数据，在第65个时钟节拍输出给外部(z(0)至z(7))。

参考图6，说明图4所示的插值串行处理装置执行的插值串行处理方法。如图6所示，该插值串行处理方法包括以下步骤：S602，控制单元产生插值处理单元所需的样本数据、插值系数和控制信号，并将样本数据和插值系数分节拍串行输入插值处理单元；以及S604，插值处理单元采用来自控制单元的样本数据、插值系数和控制信号对样本数据进行乘累加计算，并将经过插值处理的样本数据传输至控制单元以输出。

综上所述，本发明仅需两个乘累加器及部分控制逻辑通过时分复用即可完成8TAP插值处理，大大节省了逻辑资源，但同时处理效率也降低了。在实际应用环境中，如果需要，可以复制多套这样的串行装置并修改控制单元，达到效率与资源均衡的目的。

另外，本发明的设计思想不局限于WCDMA系统的8TAP插值器，可以广泛应用于其它系统的插值技术。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种插值器串行处理装置，其特征在于包括：

控制单元，用于对插值处理单元进行控制，产生所述插值处理单元所需的样本数据、插值系数和控制信号，其中，所述控制单元将所述样本数据和所述插值系数分节拍串行输入所述插值处理单元；以及

所述插值处理单元，用于在所述控制单元的控制下，采用来自所述控制单元的样本数据、插值系数和控制信号对所述样本数据进行乘累加计算，并将经过插值处理的样本数据传输至所述控制单元以输出。

2.根据权利要求1所述的插值器串行处理装置，其特征在于，所述插值处理单元包括：

第一乘累加器，用于采用来自所述控制单元的插值系数和控制信号对来自所述控制单元的所述样本数据的虚部进行乘累加计算；以及

第二乘累加器，用于采用来自所述控制单元的插值系数和控制信号对来自所述控制单元的所述样本数据的实部进行乘累加计算。

3.根据权利要求1或2所述的插值器串行处理装置，其特征在于，所述插值器串行处理装置进行8抽头插值处理。

4.根据权利要求3所述的插值器串行处理装置，其特征在于，所述控制单元分8×8共64个时钟节拍将所述样本数据和所述插值系数串行输出至所述插值处理单元。

5.根据权利要求4所述的插值器串行处理装置，其特征在于，所述控制单元在第8、16、24、32、40、48、56、和64个时钟节拍接收来自所述插值处理单元的插值后样本数据的实部和虚部，并合并所述样本数据的实部和虚部，在第65个时钟节拍输出所述合并后的样本数据。

6.一种插值器串行处理方法，其特征在于，包括以下步骤：

S602，控制单元产生所述插值处理单元所需的样本数据、插值系数和控制信号，并将所述样本数据和所述插值系数分节拍串行输入所述插值处理单元；以及

S604，所述插值处理单元采用来自所述控制单元的样本数据、插值系数和控制信号对所述样本数据进行乘累加计算，并将经过插值处理的样本数据传输至所述控制单元以输出。

7.根据权利要求6所述的插值器串行处理方法，其特征在于，在所述步骤S604中，通过第一乘累加器采用来自所述控制单元的插值系数和控制信号对来自所述控制单元的所述样本数据的虚部进行乘累加计算，同时通过第二乘累加器采用来自所述控制单元的插值系数和控制信号对来自所述控制单元的所述样本数据的实部进行乘累加计算。

8.根据权利要求6或7所述的插值器串行处理方法，其特征在于，所述插值器串行处理方法进行8抽头插值处理。

9.根据权利要求8所述的插值器串行处理方法，其特征在于，所述控制单元分8×8共64个时钟节拍将所述样本数据和所述插值系数串行输出至所述插值处理单元。

10.根据权利要求9所述的插值器串行处理方法，其特征在于，所述控制单元在第8、16、24、32、40、48、56、和64个时钟节拍接收来自所述插值处理单元的插值后样本数据的实部和虚部，并合并所述样本数据的实部和虚部，在第65个时钟节拍输出所述合并后的样本数据。