CN100459430C - N阶半带插值滤波器 - Google Patents

Abstract

本发明涉及半带插值滤波器，公开了一种N阶半带插值滤波器，使得该滤波器所使用的逻辑资源大幅减少，功耗降低。这种N阶半带插值滤波器利用多相位滤波和移位寄存器串折返相加节省逻辑资源，并将多相位滤波中的一个相位处理简化为只有一个数据与一个系数相乘，并进一步简化为一个简单的移位加法器。该滤波器包含如下模块：加权模块，移位寄存器延时模块，加法模块，查找表模块和二选一选择器模块。

Description

N阶半带插值滤波器

技术领域

本发明涉及半带插值滤波器，特别涉及基于多相位滤波的半带插值滤波器。

背景技术

插值是在离散数据之间补充一些数据，使这组离散数据能够符合某个连续函数。插值是数字信号处理中最基本和最常用的手段和方法，例如，图像处理中可以通过插值实现图像清晰度的改善。

在实际应用中，数字信号的插值，较为简便的方法是先对数字信号进行0插值，然后经过低通滤波器(Low Pass Filter，简称″LPF″)得到插值信号。例如，可以对采样率为fs的离散信号进行如下插值处理：首先将每两个离散值中间插入0，此时离散信号采样率为插值前两倍，为2fs，这称之为二倍插值；然后将0插值后的信号通过相应的低通滤波器得到处理后的信号。

滤波器有两种：有限冲激响应(Finite Impulse Response，简称″FIR″)滤波器和无限冲激响应(Infinite Impulse Response，简称″IIR″)滤波器。IIR滤波器用于能够容忍相位失真的系统中，而FIR滤波器则在需要线性相位、具备内在稳定结构的系统中使用。正因为这样，很多系统设计都采用了FIR滤波器。

数字信号插值的处理通常需要线性相位，因此插值信号的处理通常采用FIR滤波器。图1所示为N阶传统的FIR滤波器的结构形式，在图1中，器件11表示移位寄存器，12表示乘法器，13表示加法器。其中，移位寄存器通常用触发器实现。输入信号x(n)经N级延迟后分别被N个系数h(0)～h(N-1)加权，再相加起来作为输出。有限冲激响应滤波器实际完成了输入数据与N个系数的卷积运算，系数的个数N被定义为滤波器阶数。实际系统申有限冲激响应滤波器一般采用偶对称系数，即满足h(i)＝h(N-1-i)，i＝0～N-1，阶数N一般为奇数。

在二倍插值的处理中，半带滤波器(Half Band Filter，简称″HBF″)比较常用，HBF是一种在数字信号处理领域中广泛运用的低通FIR滤波器，其通带带宽正好等于其奈奎斯特域的一半。实际系统中一般采用现场可编程门阵列(Field Programmable Gate Array，简称″FPGA″)或专用集成电路(Application Specific Integrated Circuit，简称″ASIC″)逻辑电路实现。用于二倍插值以提高信号采样率的半带滤波器称为半带插值滤波器。半带插值滤波器一般有如下4个基本特征：

系数偶对称h(i)＝h(N-1-i)，i＝0～N-1；

系数为稀疏数组(除h(0)外的其他偶数点系数h(i)均为0，其中i＝±2，4，6...)；

数据为稀疏数组(数据交替为0和非0值)；

阶数N为奇数。

在FPGA或ASIC设计中，如果直接按照图1介绍的原理结构进行逻辑实现，并行乘法运算将消耗大量逻辑资源，因此实际的设计中，通常采用下列两种技术方案，下面以两种技术方案的插值之后数据输入速率均为R，滤波器阶数N均为15为例来介绍两种技术方案方案：

技术方案一：

查找表方案，它的原理为利用参与乘法运算的系数为常量，通过预先将数据与系数相乘的各种可能结果存储在查找表(Look Up Table，简称″LUT″)中的方法，避免复杂的并行乘法运算。图2以15阶为例说明了LUT查找表法实现滤波器。其中器件21为移位寄存器，器件22为查找表，器件23为加法器。

考虑到FPGA或ASIC的结构特点，通常以每4个抽头为1组，每个抽头取出数据的1个比特，预先将共4比特的4个抽头数据与4个系数加权求和的所有16种可能结果存储在查找表中，这样可以通过简单的查找表计算出4个抽头的局部滤波结果。查找表的输出由该表对应的输入数据控制，对应每组输入，输出一个查找结果。如果数据为多比特位宽，每组查找表需要并行或串行地计算出所有比特的局部滤波结果，再移位相加在一起，再把所有查找表结果相加，得到滤波器最终输出。

对于15阶滤波器，需要4组查找表。移位寄存器需要15级，工作在输入数据输率R上，即每输入一个数据需要移位一次。

该技术方案的移位寄存器级数为N，移位寄存器的工作速率为R，查找表的数量为[N/4]，查找表的工作速率为R。其中[]表示向大数方向取整运算。

技术方案二：

该方案称为多相位滤波方案，是方案一的一种改进方案，在申请号为00125310的中国专利申请《宽带码分多址通信系统中的数字成形滤波器》中公开了该方案。考虑到半带插值滤波器的输入数据每间隔一个样点有一个为0，因此可以省略0数据与系数的乘法运算，只将非0数据输入到移位寄存器。这样一是移位寄存器只需要一半资源，二是同样数量的LUT表可以并行计算出2个样点的输出结果，提高了运算效率。

图3以15阶为例说明了多相位滤波半带插值滤波器的实现。图中x(n)表示进行二倍0插值之前的离散序列。其中器件31为移位寄存器，器件32为查找表，器件33为加法器，器件34为二选一选择器。在该方案中，只将非零数据移入移位寄存器，数据每两拍进行一次移位，即移位速率为R/2，其中R为插值后的数据速率。每移位一次，有两套并行的LUT表逻辑单元(分别称为相位1和相位2对应的LUT表)分别计算数据与偶数编号系数的加权和以及与奇数编号系数的加权和，最后用2选1选择器根据当时的相位轮流输出两个相位的滤波结果。这里的″相位″是指移位寄存器中数据移动到的不同位置，也可以看成滤波器输出序列每输出一个离散值则相位变化一次。

例如，15阶FIR滤波器的输出y(n)的计算公式为：

y(n)＝x(n)h(0)+x(n-1)h(1)+......+x(n-14)h(14)，

设x(0)为非零值，即x(n)中的偶数编号的离散数据为插值前的离散序列的数据，x(n)中的奇数编号的离散数据为插值所插入的0值。假设相位1是n为偶数时的输出，相位2是n为奇数时的输出。相位1的查找表组LUT(0)和LUT(2)为对应下标为偶数的加权系数h(n)的查找表，查找表LUT(0)为加权系数为h(0)、h(2)、h(4)和h(6)的查找表，查找表LUT(2)为加权系数为h(8)、h(10)、h(12)和h(14)的查找表；相位2的查找表组LUT(1)和LUT(3)为对应下标为奇数的加权系数h(n)的查找表，查找表LUT(1)为加权系数为h(1)、h(3)、h(5)和h(7)的查找表，查找表LUT(3)为加权系数为h(9)、h(11)和h(13)的查找表。当n＝M，M为偶数时，此时为相位1，由于数据中0值的存在，y(M)＝x(M)h(0)+x(M-2)h(2)+......x(M-N+1)h(N-1)，可以看出此时选择相位1的LUT表组的结果相加输出。同样可以推论出当n＝M，M为奇数时，选择相位2的LUT表组的结果相加输出。

该技术方案的移位寄存器级数为(N+1)/2，移位寄存器的工作速率为R/2，查找表的数量为[N/4]，查找表的工作速率为R/2。其中[]表示向大数方向取整运算。

在实际应用中，上述方案存在以下问题：两种方案都需要消耗较多的系统资源和功耗，增加了系统的成本。分别对于每个技术方案来说，技术方案一的查找表方案的移位寄存器级数和LUT表数量较多，而且工作速率较高，不利于逻辑串行化流水处理；技术方案二的多相位滤波方案虽然减少了移位寄存器的数量，降低了工作移位寄存器和查找表的工作速率，但消耗资源仍然较多。

造成这种情况的一个主要原因在于，现有两个方案在半带插值滤波器的电路的逻辑实现时都没有充分利用半带插值滤波器的系数偶对称、系数多零和数据多零等特点，导致查找表数量较多，系统功耗较多，资源消耗较多，从而进一步导致在用FPGA实现时，资源利用率低，在用ASIC实现时芯片面积较大、成本较高。

发明内容

本发明要解决的技术问题是提供一种N阶半带插值滤波器，使得该滤波器所使用的逻辑资源大幅减少，功耗降低。

为了解决上述技术问题，本发明提供了一种N阶半带插值滤波器，包含移位寄存器延时模块、查找表模块和选择器模块，其中所述移位寄存器延时模块用于对输入的序列插值前的(N+1)/2个数据进行移位寄存；所述查找表模块用于计算输入值与相应的滤波器系数加权相加后的结果；所述选择器模块用于根据不同的相位选择相应的输入数据输出，所述系统还包含：

加法模块，用于对所述移位寄存器延时模块输出的数据串中要与相同系数相乘的数据进行相加，所述数据串为最近输入所述移位寄存器延时模块的(N+1)/2个数据；

加权模块，用于对输入的数据进行加权运算，所述输入到加权模块的数据为最近输入所述移位寄存器延时模块的第[(N+1)/4]+1个数据，其中[]表示向大数方向取整运算；并且，

所述移位寄存器延时模块、所述加法模块、所述查找表模块和所述选择器模块依次连接，用于第一相位的数据处理；

所述移位寄存器延时模块、所述加权模块和所述选择器模块依次连接，用于第二相位的数据处理。

其中，所述移位寄存器延时模块由(N+1)/2+1个D触发器构成，其中(N+1)/2个D触发器依次串行连接，用于保存最近输入所述移位寄存器延时模块的(N+1)/2个数据，并将这些数据输出到所述查找表模块；另外一个D触发器与所述(N+1)/2个依次串行连接的D触发器中的一个连接，用于保存最近输入所述移位寄存器延时模块的第[(N+1)/4]+1个数据，并将该数据输出到所述加权模块。

所述加权模块是移位加法器。

所述查找表模块包含存储有输入值和相应的滤波器系数加权相加后所有可能得到的结果的查找表，所述查找表模块根据所述输入值在所述查找表中直接找出对应的运算结果并输出。

所述选择器模块包含一个二选一的选择器，其输入端分别连接所述查找表模块和所述加权模块的输出，用于在第一相位时输出所述查找表模块的输出值，在第二相位时输出所述加权模块的输出值。

本发明提供的一种滤波方法，包括：对于第一相位的数据，通过移位寄存器延时模块保存最近输入所述移位寄存器延时模块的(N+1)/2个数据，并将这些数据输出到加法模块；通过加法模块对移位寄存器延时模块输出的数据串中要与相同系数相乘的数据进行相加；以及通过查找表模块获得相加后的数据与相应的滤波器系数加权相加后的第一结果；对于第二相位的数据，通过移位寄存器延时模块保存最近输入所述移位寄存器延时模块的第[(N+1)/4]+1个数据，并将该数据输出到所述加权模块，其中[]表示向大数方向取整运算；以及通过加权模块对移位寄存器延时模块输出的数据进行加权运算，获得第二结果；根据不同的相位通过选择器模块选择输出第一结果或第二结果。

通过比较可以发现，本发明的技术方案与现有技术的区别在于，本方案充分利用了半带插值滤波器系数偶对称、系数为稀疏数组、数据为稀疏数组和阶数N为奇数的4个基本特征，采用折返相加的方法减少查找表的个数，在多相位滤波的一个相位用多级移位相加代替乘法器，使半带插值滤波器使用的逻辑资源更少，功耗更低。

这种技术方案上的区别，带来了较为明显的有益效果，即N级半带插值滤波器，在输入的插值后的数据速率均为R的情况下，如果用技术方案一，移位寄存器和查找表的工作速率为R，移位寄存器级数为N，查找表的数量为[N/4]；如果用技术方案二，移位寄存器和查找表的工作速率为R/2，移位寄存器级数为(N+1)/2，查找表的数量为[N/4]；而利用本方案，移位寄存器和查找表的工作速率为R/2，移位寄存器级数为(N+1)/2+1，查找表的数量为[[N/4]/4]。其中[]表示向大数方向取整运算。由上可见本发明有效减少了系统所消耗的逻辑资源，从而能降低系统的功耗，工作速率较低因而使系统更容易通过串行化流水复用的进一步减少资源。实际运用结果表明，本发明方案可节省逻辑资源一半以上。

附图说明

图1为N阶传统的FIR滤波器的结构示意图；

图2为15阶查找表法实现半带插值滤波器的原理图；

图3为15阶多相位滤波实现半带插值滤波器的原理图；

图4为根据本发明的一个实施例的半带插值滤波器的原理图；

图5为根据本发明的一个实施例的半带插值滤波器中的多级移位加法器的原理图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述。

本发明是在背景技术方案二基础上的改进方案。本方案充分利用半带插值滤波器系数偶对称、系数为稀疏数组、数据为稀疏数组和阶数N为奇数的4个基本特征，通过较巧妙的电路逻辑达到有效节省逻辑资源的目的。

本方案总的构思包含以下关键技术点：

1.根据半带插值滤波器系数偶对称的特点，将移位寄存器折返相加，即把移位寄存器中要与相同系数相乘的数据先加起来，以减少查表运算的次数。

2.根据半带插值滤波器系数多零的特点，将多相位滤波中的一个相位简化为简单的加法器，这样将查找表逻辑减少到一个相位。

下面结合本发明的一个具体的实施例，说明本发明方案。

该实施例的半带插值滤波器阶数为15，它的逻辑实现原理如图4。图中x(n)表示进行0插值之前的离散序列。该系统包含以下模块：移位寄存器延时模块40，加法模块50，查找表模块60，加权模块70和二选一选择器模块80。其中移位寄存器延时模块40由(N+1)/2+1个相同的子模块移位寄存器41组成，其中N为半带插值滤波器的阶数。加法模块50由若干个相同的子模块加法器51组成。

加权模块70负责对输入的数据进行加权运算，并将加权后的结果输出到二选一选择器模块80的数据输入端供选择输出。它的加权系数为N阶半带插值滤波器的h((N-1)/2)。可以用乘法器或者多级移位加法器实现。该实施例中用多级移位加法器实现。加权模块70的输出被输入到二选一选择器模块80。

移位寄存器延时模块40输入插值序列的非零值，即序列插值前的数据，每隔2个节拍移位一次，其中每个节拍为插值后的数据输入节拍。移位寄存器延时模块40同时提供每个子模块移位寄存器41的输出端的抽头以供数据输出。例如，本实施例中，处于移位寄存器串中间的数据将输入加权模块70作为输入数据。

加法模块50输入从移位寄存器延时模块40的抽头中得到的插值前的序列离散值。对应于加法模块50中的每个子模块，输入的数据都是要与相同系数相乘的数据。加法模块50的输出数据被输入到查找表模块60。

查找表模块60中存储事先计算好的相关数据与相应的滤波器系数加权相加的所有可能结果，并根据加法模块50的输出结果选择查找表数据的输出到二选一选择器模块80的一个数据输入端。本方案中，该模块存储了要和相同的滤波器系数相乘的数据相加后与滤波器系数加权相加的所有可能结果，即折返相加后的插值前的非零数据与滤波器系数加权相加的所有可能结果。该模块在实际应用中根据不同的电路设计有不同的实现方式，它实质上是一个存储矩阵，根据输入的数据作为地址选择相应的存储矩阵节点输出。查找表模块60的计算结果被输入到二选一选择器模块80。

二选一选择器模块80负责根据不同的相位选择相应的输入数据输出。例如相位1对应非零值和非零的滤波器加权系数相乘并相加的情况，则相位1时选择查找表模块60的输出数据输出；相位2对应只有中间一个非零数据和滤波器的中间加权系数h((N-1)/2)加权的情况，则相位2时选择加权模块70的输出数据输出。

该发明采用了折返相加的方法，即把移位寄存器中要与相同系数相乘的数据先加起来，以减少查表运算的次数。由于一般情况下移位寄存器折返相加后，有可能0数据与非0数据相加，会破坏数据原有的稀疏特性，使得多相位滤波不能实现，因此现有技术中未见到在多相位滤波实现方案中同时进行移位寄存器折返相加的方法。但半带插值滤波器的插值率为2，这一特殊性使得上下两部分移位寄存器数据正好0数据和0数据相加，非0数据和非0数据相加，仍保持了数据原有的稀疏特性。以15阶半带插值滤波器为例由于滤波后输出的序列为

y(n)＝x(n)h(0)+x(n-1)h(1)+......+x(n-14)h(14)

由于滤波器稀疏h(n)的偶对称特性，

h(i)＝h(N-1-i)  i＝0～N-1

所以

y(n)＝[x(n)+x(n-14)]h(0)+[x(n-1)+x(n-13)]h(1)+......[x(n-6)+x(n-8)]h(6)+x(n-7)h(7)。

其中中括号中的各项即可以进行折返相加并且相加后的序列仍然满足稀疏数组的特性，从而可以使用多相位滤波的方法，同时由于折返相加后减少了查找表的输入数据的总路数，因此节约了查找表的个数。

下面说明该实施例的各模块是如何实现半带插值滤波的，为了简便，以阶数为9的半带插值滤波器为例：

假定输入的插值后的数据为X(0)，0，X(1)，0，X(2)，0，X(3)......，也可以写成x(0)，0，x(2)，0，x(4)，0，x(6)......。当输入x(n)，n为奇数的时候为相位1，n为偶数的时候为相位2。h(n)为半带插值滤波器的冲激响应，也即加权值，由半带插值滤波器的系数h(n)满足偶对称和稀疏数组特点的特点，它们依次为0，h(1)，0，h(3)，h(4)，h(5)，0，h(7)，0。

因为输出

y(n)＝x(n)h(0)+x(n-1)h(1)+......+x(n-8)h(8)

由于半带插值滤波器的系数h(n)的稀疏数组特点，

y(n)＝x(n-1)h(1)+x(n-3)h(3)+x(n-4)h(4)+x(n-5)h(5)+x(n-7)h(7)。

在相位1的时候，即n为奇数的时候，移位寄存器延时模块40不动作，即移位寄存器不移位。因为n为奇数时，x(n)为0，所以，

y(n)＝x(n-1)h(1)+x(n-3)h(3)+x(n-5)h(5)+x(n-7)h(7)。

此时采用查找表的方法选择查找表模块60中相应的数据输出，二选一选择器80在相位1时选择查找表模块60的输出数据输出，即为n为奇数的时候滤波输出y(n)。

在相位变为2的时候，即n为偶数的时候，移位寄存器延时模块40动作，将非零数据即插值前的数据x(n)移位一次。因为n为奇数时，x(n)为0，所以y(n)＝x(n-4)h(4)。加权模块50将x(n-4)进行加权，二选一选择器模块80在相位2时选择加权模块70的输出数据输出，即为n为偶数的时候滤波输出y(n)。

本实施例的加权模块70采用多级移位加法器实现，如图5。其中模块71为移位器，该模块将输入的数据左移一个比特，将数据左移一比特等于乘2；模块72为加法器。通过多级的移位相加实现乘法。多级加法器和移位器的级数取决于相乘的乘数。例如要乘的乘数为7，则将数据左移一比特的数值加上左移两比特的数值加上没有移位的数值即可得到结果。

虽然通过参照本发明的某些优选实施例，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种各样的改变，而不偏离所附权利要求书所限定的本发明的精神和范围。

Claims (6)

1.一种N阶半带插值滤波器，包含移位寄存器延时模块、查找表模块和选择器模块，其中

所述移位寄存器延时模块用于对输入的序列插值前的(N+1)/2个数据进行移位寄存；

所述查找表模块用于计算输入值与相应的滤波器系数加权相加后的结果；

所述选择器模块用于根据不同的相位选择相应的输入数据输出，

其特征在于，所述系统还包含：

加法模块，用于对所述移位寄存器延时模块输出的数据串中要与相同系数相乘的数据进行相加，所述数据串为最近输入所述移位寄存器延时模块的(N+1)/2个数据；

加权模块，用于对输入的数据进行加权运算，所述输入到加权模块的数据为最近输入所述移位寄存器延时模块的第[(N+1)/4]+1个数据，其中[]表示向大数方向取整运算；并且，

所述移位寄存器延时模块、所述加法模块、所述查找表模块和所述选择器模块依次连接，用于第一相位的数据处理；

所述移位寄存器延时模块、所述加权模块和所述选择器模块依次连接，用于第二相位的数据处理。

2.根据权利要求1所述的N阶半带插值滤波器，其特征在于，

所述移位寄存器延时模块由(N+1)/2+1个D触发器构成，其中

(N+1)/2个D触发器依次串行连接，用于保存最近输入所述移位寄存器延时模块的(N+1)/2个数据，并将这些数据输出到所述加法模块；

另一个D触发器与所述(N+1)/2个依次串行连接的D触发器中的一个连接，用于保存最近输入所述移位寄存器延时模块的第[(N+1)/4]+1个数据，并将该数据输出到所述加权模块，其中[]表示向大数方向取整运算。

3.根据权利要求1所述的N阶半带插值滤波器，其特征在于，所述加权模块是移位加法器。

4.根据权利要求1所述的N阶半带插值滤波器，其特征在于，所述查找表模块包含一个查找表，其中存储有输入值和相应的滤波器系数加权相加后所有可能得到的结果，所述查找表模块根据所述输入值在所述查找表中直接找出对应的运算结果并输出。

5.根据权利要求1所述的N阶半带插值滤波器，其特征在于，所述选择器模块包含一个二选一的选择器，其输入端分别连接所述查找表模块和所述加权模块的输出，用于在第一相位时输出所述查找表模块的输出值，在第二相位时输出所述加权模块的输出值。

6.一种滤波方法，其特征在于，包括：

对于第一相位的数据，通过移位寄存器延时模块保存最近输入所述移位寄存器延时模块的(N+1)/2个数据，并将这些数据输出到加法模块；通过加法模块对移位寄存器延时模块输出的数据串中要与相同系数相乘的数据进行相加；以及通过查找表模块获得相加后的数据与相应的滤波器系数加权相加后的第一结果；

对于第二相位的数据，通过移位寄存器延时模块保存最近输入所述移位寄存器延时模块的第[(N+1)/4]+1个数据，并将该数据输出到所述加权模块，其中[]表示向大数方向取整运算；以及通过加权模块对移位寄存器延时模块输出的数据进行加权运算，获得第二结果；

根据不同的相位通过选择器模块选择输出第一结果或第二结果。

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