CN101075623B - 画素结构及其形成方法 - Google Patents
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Abstract
一种画素结构包含至少一薄膜晶体管、一储存电容、一图案化第一金属层、一内层介电层、一保护层及一图案化画素电极。储存电容电性连接于薄膜晶体管。内层介电层覆盖于图案化第一金属层上。保护层覆盖于薄膜晶体管及内层介电层上，且保护层及部份内层介电层具有一开口。图案化画素电极形成于部份保护层及部份内层介电层上且接触部份保护层及部份内层介电层，其中储存电容包含图案化第一金属层、位于该开口下的被保留的内层介电层及图案化画素电极。
Description
【技术领域】
本发明是有关于一种显示装置的画素结构，且特别是有关于一种画素结构的储存电容的结构。
【背景技术】
画素结构具有至少一晶体管结构，其栅极接收水平扫描线，漏极为接收垂直数据线的数据信号，以提供画素显示信号。由于晶体管需于更新数据时维持先前所输入的电荷，才不会使显示面板失去画面，但若只以液晶的电容是无法有效维持其电荷，因此另外还需提供一储存电容于画素扫描期间保存其电荷。
为了解上述的问题，传统的画素结构如图1所示。请参阅图1绘示传统显示面板中画素结构的剖面结构图。画素结构100形成于一基板102上，画素结构100包含铟锡氧化层(Indium Tin Oxide，ITO)150、保护层(passivation)140、层间介电层(interlayer dielectric layer，ILD 1ayer)130、栅极绝缘层120、多晶硅层110及晶体管160所形成。晶体管160的栅极126接收扫描线的信号。晶体管160的漏极124延伸至层间介电层130上，形成一第二金属层122b。晶体管160的源极128接收数据线的数据信号。栅极绝缘层120设置于第一金属层122a与多晶硅层110间。保护层140设置于源极128及漏极124的上。铟锡氧化层150为一画素电极，且设置于保护层140上，且以一开口152与漏极124电性连接。画素结构100的储存电容是由储存电容Cp1及储存电容Cp2所构成，储存电容Cp1由第一金属层122a、栅极绝缘层120及多晶硅层110所构成，而储存电容Cp2由第二金属层122b、层间介电层130与第一金属层122a所构成。
然而现今对显示器的解析度要求越来越高，相对的则需缩小像素的尺寸，为了不影响画素的开口率，电容的设计上将被压缩而导致不足。此外，当储存电容设计于金属层122a与多晶硅层110间时，由于制作工艺上的限制而使多晶硅层110无法进行掺杂而导致储存电容的不足。
【发明内容】
本发明是有关于一种画素结构及其形成方法，通过改变画素的储存电容的结构及其形成方法，以提高画素的储存电容的电容量。
根据本发明的第一态样，提出一种画素结构，包括一基板、一图案化半导体层、一介电层、一图案化第一金属层、一内层介电层、一图案化第二金属层、一保护层及一图案化画素电极。基板，具有一晶体管区及一电容区。图案化半导体层形成于基板上，且一部份的图案化半导体层位于晶体管区上，部份的图案化半导体层具有一源区及一漏区。介电层覆盖于图案化半导体层及基板上。图案化第一金属层形成于晶体管区及电容区的介电层上。内层介电层覆盖于图案化第一金属层及介电层上，且其具有二第一开口。图案化第二金属层，形成于部份内层介电层上，且经由此些第一开口连接源区及漏区。保护层覆盖于图案化第二金属层及内层介电层上，其中保护层及部份内层介电层中具有一第二开口。图案化画素电极形成于部份保护层及第二开口中的部份内层介电层上，且经由该图案化第二金属层连接于源区及漏区的其中一者。
根据本发明的第二态样，提出一种画素结构，包含至少一薄膜晶体管、一储存电容、一图案化第一金属层、一内层介电层、一保护层及一图案化画素电极。储存电容电性连接于薄膜晶体管。内层介电层覆盖于图案化第一金属层上。保护层覆盖于薄膜晶体管及内层介电层上，其中保护层及部份内层介电层中具有一开口。图案化画素电极形成且接触部份保护层及部份内层介电层上。储存电容包含图案化第一金属层、被保留的内层介电层及图案化画素电极。
根据本发明的第三态样，提出一种画素结构的形成方法包括：提供一基板，具有一晶体管区及一电容区；形成一图案化半导体层于基板上，且一部份的图案化半导体层位于晶体管区上，部份的图案化半导体层具有一源区及一漏区；覆盖一介电层于图案化半导体层及基板上；形成一图案化第一金属层于晶体管区及电容区的介电层上；覆盖一内层介电层于图案化第一金属层及介电层上，且其具有二第一开口；形成一图案化第二金属层于部份内层介电层上，且经由第一开口连接源区及漏区；覆盖一保护层于图案化第二金属层及内层介电层上，其中保护层及部份内层介电层中具有一第二开口；形成一图案化画素电极于部份保护层及该第二开口中的部份内层介电层上，且经由该图案化第二金属层连接于源区及漏区的其中一者。
根据本发明的第四态样，提出一种画素结构的形成方法，此画素结构具有至少一薄膜晶体管及连接薄膜晶体管的一储存电容，方法包含：形成一图案化第一金属层；覆盖一内层介电层于图案化第一金属层上；覆盖一保护层于薄膜晶体管及内层介电层上，其中于保护层及部份内层介电层中具有一开口；形成一图案化画素电极，且接触部份保护层及部份内层介电层上；其中，储存电容包含图案化第一金属层、被保留的内层介电层及图案化画素电极。
为让本发明的上述内容能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下：
【附图说明】
图1(习知技艺)绘示传统显示面板中画素结构的剖面结构图；
图2绘示依照本发明实施例的光电装置示意图；
图3A绘示依照图2中画素结构的上视图；
图3B绘示依照图2中画素结构的另一结构上视图；
图4A~图4E绘示依照本发明的第一实施例的形成方法的示意图；
图4F绘示依照本发明的图3A中沿着4F-4F剖面线的剖面图；
图5A~图5E绘示依照本发明的第二实施例的形成方法的示意图；
图5F绘示依照图3A的沿着4F-4F剖面线的另一剖面图；
图6A绘示依照图2中双栅极画素结构的上视图；以及
图6B绘示依照图6A的6B-6B剖面线的剖面图。
【具体实施方式】
本发明的一种画素结构及其形成方法，以画素电极、被保留的层间介电层及一金属层形成储存电容，可在不影响开口率下增加电容值。
请参照图2，绘示依照本发明实施例的电子装置示意图。电子装置400包括一显示面板300及一与显示面板300连接的电子元件310，如：控制元件、操作元件、处理元件、输入元件、存储元件、驱动元件、发光元件、保护元件、感测元件、检测元件、或其它功能元件、或上述的组合。而电子装置400的类型包括可携式产品(如手机、摄影机、照相机、笔记型电脑、游戏机、手表、音乐播放器、电子相框、电子信件收发器、地图导航器或类似的产品)、影音产品(如影音放映器或类似的产品)、屏幕、电视、户内或户外看板、投影机内的面板等。另外，显示面板300的种类视其面板中的画素电极及漏极的至少一者所电性接触的材质，如：液晶层、有机发光层(如：小分子、高分子或上述的组合)、或上述的组合，包含液晶显示面板(如：穿透型面板、半穿透型面板、反射型面板、双面显示型面板、垂直配向型面板(VA)、水平切换型面板(IPS)、多域垂直配向型面板(MVA)、扭曲向列型面板(TN)、超扭曲向列型面板(STN)、图案垂直配向型面板(PVA)、超级图案垂直配向型面板(S-PVA)、先进大视角型面板(ASV)、边缘电场切换型面板(FFS)、连续焰火状排列型面板(CPA)、轴对称排列微胞面板(ASM)、光学补偿弯曲排列型面板(OCB)、超级水平切换型面板(S-IPS)、先进超级水平切换型面板(AS-IPS)、极端边缘电场切换型面板(UFFS)、高分子稳定配向型面板(PSA)、双视角型面板(dua1-view)、三视角型面板(triple-view)、或其它型面板、或上述的组合、有机电激发光显示面板、半自发光的液晶显示器。显示面板300由数个画素结构200以阵列方式排列所组成。于以下实施例中，针对应用于显示面板300中画素结构200的不同内部结构以不同实施例来详细说明。第一实施例及第二实施例主要是针对单栅极的画素结构200；第三实施例则主要是针对双栅极的画素结构200。
第一实施例
请参照图3A，图3A绘示依照图2中画素结构的上视图。在图3A中，画素结构200位于基板202(未图示于第3A及3B图中)上，由扫描线SC与信号线DT交错所划分出来的区域，其具有一切换元件区210与一电容区220。其中，基板202的材质包含透明材料(如：玻璃、石英、或其它材料)、不透明的材料(如：硅片、陶瓷、或其它材料)、可挠性材料(如：聚酯类、聚烯类、聚醯类、聚醇类、聚环烷类、聚芳香族类、或其它材料、或上述的组合)、或上述的组合。本实施是以透明材质的基板202(如：玻璃)为实施例，但不限于此材料。于本实施例中，于电容区220处设有一电容堆叠结构(未标示)，而于切换元件区210处例如设有一薄膜晶体管，以作为画素结构200的开关控制，且该切换元件区210的薄膜晶体管电性连接于该电容区220的电容堆叠。其中薄膜晶体管的栅极212与扫描线SC连接，图案化第二金属层226(未绘示于图3A及3B中)经由第一开口236a连接于图案化半导体层216的源区216a，且将此处的图案化第二金属层226当做源极226a(未标示于图3A及3B中)，且此源极226a电性连接于信号线DT。其它处的图案化第二金属层226则经由另一第一开口236b与电容区220处的半导体层216的漏区216b连接，则将此图案化第二金属层226做为漏极226b。另外，画素电极250则经由另一开口262与漏极226b电性连接。此外，电容区220处的电容堆叠结构作为储存电容的用，电容堆叠包括分别由部分半导体层216、部分图案化第一金属层222、部份图案化画素电极250以及位于其间的介电层224与内层介电层230(第3A、3B图未绘示)所构成。另外，请同时参照图3A及图3B，图3B绘示依照图2中画素结构另一结构的上视图。其图3A及图3B为两种不同配置画结构的上视图，但其两者经由剖面线4F-4F后所绘制的侧面剖视图均如图4F所示。
请同时参照图3A及图4F，图4F绘示依照图3A中沿着4F-4F剖面线的剖面图。画素结构200包含一基板202具有至少一切换元件区210与一电容区220、一图案化半导体层216、介电层224、一图案化第一金属层222、一内层介电层230、一图案化第二金属层226、一保护层240及一图案化画素电极250。图案化半导体层216形成于基板202上，一介电层224覆盖于基板202及图案化半导体层216上。图案化第一金属层222形成于部份介电层224上。内层介电层230覆盖于图案化第一金属层222及部份介电层224上。一图案化第二金属层226形成于部份内层介电层230上。保护层240覆盖于内层介电层230及图案化第二金属层226上，且一第二开口260深入于保护层240及部份内层介电层230中。图案化画素电极250形成且接触部份保护层240及部份内层介电层230上，并与漏极226b电性连接。电容区220处的电容堆叠结构当作为储存电容具有第一电容Cst1包含图案化第一金属层222(如：电极221)、被保留的内层介电层230及图案化画素电极250与第二电容Cst2包含图案化第一金属层222(如：电极221)、介电层224及图案化半导体层216。
以下以图4A至图4F的形成方法剖面示意图来详细说明本实施例的形成方法。
请先同时参照图4A及图4F。首先，如图4A中，提供一基板202，且此基板202具有一切换元件区210及一电容区220。接着，形成一图案化半导体层216于基板202上，且图案化半导体层216位于切换元件区210上及电容区220上。其中，图案化半导体层216的材料包含含硅的非晶材料、含硅的多晶材料、含硅的微晶材料、含硅的单晶材料、含锗的材料、或其它材料、或上述的组合。本实施例以含硅的多晶材料为实施范例，但不限于此材料。
请同时参照第4F及图4B。如图4B，覆盖一介电层224于图案化半导层216及基板202上。其中，介电层224的材质包含无机材质(如：硅氧化物、硅氮化物、硅氮氧化物、硅碳化物、氟硅玻璃、氧化铪、或其它材料、或上述的组合)、有机材质(如：光阻、聚丙醯醚(polyarylene ether；PAE)、聚醯类、聚酯类、聚醇类、聚烯类、苯并环丁烯(benzocyclclobutene；BCB)、HSQ(hydrogen silsesquioxane)、MSQ(methylsilesquioxane)、硅氧碳氢化物(SiOC-H)、或其它材质、或上述的组合)、或其它材料、或上述的组合。接着，形成一图案化第一金属层222于介电层224上，以形成一栅极212、扫描线SC(如图3A示)及电容区220上的储存电容的电极221。在本实施例中，此时，施行一掺杂程序(未图示)为实施范例，使得图案化半导体层216形成一源区216a、一漏区216b及一位于源区216a及漏区216b间的另一本征区(未标示)，而另一部份于电容区220上未经掺杂的图案化半导体层216形成一本征区216c，但不限此处施行，掺杂程序亦可选择性地于图案化半导体层216形成后、介电层224形成后、图案化第一金属层222形成后其中至少一者施行。此外电容区220上的图案化半导体层216的本征区216c亦可使用掺杂的半导体层。必需说明的是，较佳地，更形成一另一掺杂区(未标示)于该源区216a及漏区216b其中至少一者与本征区的间及/或形成于电容区220上的图案化半导体层216中。而另一掺杂区的掺杂浓度较小于源区216a及漏区216b，亦称为轻掺杂区。在此，本实施例的图案化半导体层216所包含的源区216a、漏区216b、切换元件区210上的本征区、电容区220上的本征区216c及另一掺杂区可选择性地同时形成或不同时形成。
请同时参照图4F及图4C。如图4C，覆盖内层介电层230于图案化第一金属层222及介电层224上。接着，蚀刻部份内层介电层230与介电层224形成二第一开口236a/236b，以使得分别暴露出部份源区216a/漏区216b。于此实施例中，内层介电层230具有一第一次层232及一第二次层234，其中第一次层232及第二次层234的材质包含无机材质(如：硅氧化物、硅氮化物、硅氮氧化物、硅碳化物、氟硅玻璃、氧化铪、或其它材料、或上述的组合)、有机材质(如：光阻、聚丙醯醚(polyaryleneether；PAE)、聚醯类、聚酯类、聚醇类、聚烯类、苯并环丁烯(benzocyclclobutene；BCB)、HSQ(hydrogen silsesquioxane)、MSQ(methyl silesquioxane)、硅氧碳氢化物(SiOC-H)、或其它材质、或上述的组合)、或其它材料、或上述的组合，两次层的材质可实质上相同或实质上相异。于此实施例中，第一次层232的材料例如为硅氮化物(SiNx)及第二次层234的材料例如为硅氧化物(SiOx)为范例，其中此两次层的材料可相互交换。
接着，请同时参照图4F及图4D。如图4D，形成图案化第二金属层226于部份内层介电层230的第二次层234上，且分别经由第一开口236a/236b与源区216a及漏区216b电性连接。于本实施例中，切换元件区210形成一切换元件例如为一薄膜晶体管，因此连接于源区216a及漏区216b的图案化第二金属层226亦分别称为源极226a及漏极226b，而连接于扫描线SC(于图4D中未绘示)的图案化第一金属层222亦称为栅极212，则三者形成薄膜晶体管的基本构造，以作为画素200的开关控制。接着，覆盖一保护层240于源极226a及漏极226b及内层介电层230的第二次层234上，其中此保护层240的材质包含为无机材质(如：硅氧化物、硅氮化物、硅氮氧化物、硅碳化物、氟硅玻璃、氧化铪、或其它材料、或上述的组合)、有机材质(如：如：光阻、聚丙醯醚(polyarylene ether；PAE)、聚醯类、聚酯类、聚醇类、聚烯类、苯并环丁烯(benzocyclclobutene；BCB)、HSQ(hydrogen silsesquioxane)、MSQ(methylsilesquioxane)、硅氧碳氢化物(SiOC-H)、或其它材质、或上述的组合)、或其它材质、或上述的组合。
请参照图4F及图4E。如图4E，形成一第二开口260深入保护层240及部分内层介电层230中，以暴露出部份内层介电层230，及形成另一开口262深入保护层240中，以暴露出部份的漏极226b。其中第二开口260深入部份内层介电层230中，则未被蚀刻且被保留的内层介电层230的厚度，较佳地，实质上等于或实质上小于该第一次层232的厚度。举例而言，第一次层232的厚度实质上为100埃
~1500埃
换句话说，第二开口260会暴露出部份内层介电层230的第一次层232。于本实施例中，第一次层232及第二次层234的材料分别例如为硅氧化物(SiOx)、硅氮化物(SiNx)为范例，其蚀刻方法则依据内层介电层230的材料来选用。如当第二次层234的材料为硅氧化物(SiOx)时，较佳地，其蚀刻方法为湿蚀刻；当第二次层234的材料为硅氮化物(siNx)时，较佳地，其蚀刻方法为干蚀刻，但不限于此，蚀刻方法亦可选择性地互换、全部使用干蚀刻、全部使用湿蚀刻、或二种蚀刻方法一起去蚀刻某一层。
最后，请参照图4F，形成一图案化画素电极250于部分的保护层240及第二开口260的部份内层介电层230上，并经由另一开口262(如图4E)与漏极226b电性连接，其中此图案化画素电极250的材质包含透明材质(如：铟锡氧化物、铝锌氧化物、镉锡氧化物、铟锌氧化物、铝锡氧化物、或其他材料、或上述的组合)、反射材质(如：铝(Al)、金(Au)、银(Ag)、铬(Cr)、钼(Mo)、铌(Nb)、钛、钽、钨、钕、或上述的合金、或其它材料、或上述的组合)、或上述的组合。本发明的实施例以透明材质的氧化铟锡(Indium Tin 0xide，IT0)为实施例，但不限于此。
由于图案化画素电极250与图案化第一金属层222(如：电极221)的间具有内层介电层230，则电容区220的电容堆叠结构包含图案化画素电极250、内层介电层230与图案化第一金属层222(如：电极221)形成第一电容Cst1，且此内层介电层230为第一次层232。同样地，由于图案化第一金属层222与图案化半导层216的本征区216c问具有介电层224，则电容区220的电容堆叠结构更包含图案化第一金属层222(如：电极221)、介电层224与图案化半导层216的本征区216c间形成第二电容Cst2。第一电容Cst1及第二电容Cst2为画素200结构的储存电容。因此，当数据线DT的数据信号传递至源极226a时，与数据信号相关的画素电压会储存于第一电容Cst1与第二电容Cst2中。此外，第一电容Cst1中内层介电层230经蚀刻而产生了第二开口260而削减内层介电层230的厚度，此举可增加电容的电容值。必需说明的是，本实施例的图案化半导体层216是同时形成于基板202的切换元件区210及电容区220上，然而，亦可选择性地只形成于切换元件区210上，则电容堆叠结构就仅包含图案化画素电极250、内层介电层230与图案化第一金属层222(如：电极221)所形成的第一电容Cst1。
第二实施例
请参照图4F及图5F，图5F绘示依照图3A的沿着4F-4F剖面线的另一剖面图。第二实施例与第一实施例两者结构其差别在于：第一实施例是以两次层所组成的内层介电层230，第二实施例则只具有一层内层介电层630。其上视图相同地均为图3A及3B图，因此在此不再重复赘述。以下以图5A至图5F的形成方法剖面示意图来详细说明本实施例的形成方法。
请同时参照图5A与图5F。首先，提供一基板202，且此基板202具有一切换元件区210及一电容区220。其中，基板202的材质包含透明材料(如：玻璃、石英、或其它材料)、不透明的材料(如：硅片、陶瓷、或其它材料)、可挠性材料(如：聚酯类、聚烯类、聚醯类、聚醇类、聚环烷类、聚芳香族类、或其它材料、或上述的组合)、或上述的组合。本实施是以透明材质的基板202(如：玻璃)为实施例，但不限于此材料。接着，形成一图案化半导体层216于基板202上，且图案化半导体层216位于切换元件区210上及电容区220上。其中，图案化半导体层216的材料包含含硅的非晶材料、含硅的多晶材料、含硅的微晶材料、含硅的单晶材料、含锗的材料、或其它材料、或上述的组合。本实施例以含硅的多晶材料为实施范例，但不限于此材料。
请同时参照第5B及图5F。如图5B，覆盖一介电层224于图案化半导层216及基板202上。其中，介电层224的材质包含无机材质(如：硅氧化物、硅氮化物、硅氮氧化物、硅碳化物、氟硅玻璃、氧化铪、或其它材料、或上述的组合)、有机材质(如：光阻、聚丙醯醚(polyarylene ether；PAE)、聚醯类、聚酯类、聚醇类、聚烯类、苯并环丁烯(benzocyclclobutene；BCB)、HSQ(hydrogen silsesquioxane)、MSQ(methylsilesquioxane)、硅氧碳氢化物(SiOC-H)、或其它材质、或上述的组合)、或其它材料、或上述的组合。接着，形成图案化第一金属层222于介电层224上，以形成一栅极212、扫描线SC(如图3A示)及电容区220上的储存电容的电极221。在本实施例中，此时，施行一掺杂程序为实施范例，使得图案化半导体层216形成一源区216a、一漏区216b及一位于源区216a及漏区216b间的另一本征区(未标示)，而另一部份于电容区220上未经掺杂的图案化半导体层216形成一本征区216c，但不限此处施行，掺杂程序亦可选择性地于图案化半导体层216形成后、介电层224形成后、图案化第一金属层222形成后其中至少一者。此外电容区220上的图案化半导体层216的本征区216c亦可使用掺杂的半导体层。必需说明的是，较佳地，更形成一另一掺杂区(未标示)于该源区216a及漏区216b其中至少一者与本征区的间及/或形成于电容区220上的图案化半导体层216中。而另一掺杂区的掺杂浓度较小于源区216a及漏区216b，亦称为轻掺杂区。在此，本实施例的源区216a、漏区216b、切换元件区210上的本征区、电容区220上的本征区216c及另一掺杂区可选择性地同时形成或不同时形成。
请同时参照图5C及图5F。如图5C中，覆盖一内层介电层630于图案化第一金属层222及介电层224上。接着，蚀刻部份内层介电层630与介电层224形成二第一开口236a/236b，以使得分别暴露出部份的源区216a/漏区216b。于此实施例中，内层介电层630的材料包含无机材质(如：硅氧化物、硅氮化物、硅氮氧化物、硅碳化物、氟硅玻璃、氧化铪、或其它材料、或上述的组合)、有机材质(如：光阻、聚丙醯醚(polyarylene ether；PAE)、聚醯类、聚酯类、聚醇类、聚烯类、苯并环丁烯(benzocyclclobutene；BCB)、HSQ(hydrogen silsesquioxane)、MSQ(methylsilesquioxane)、硅氧碳氢化物(SiOC-H)、或其它材质、或上述的组合)、或上述的组合。于此实施例中，内层介电层630的材料例如为硅氧化物(SiOx)或硅氮化物(SiNx)为范例。
接着，请同时参照图5D及图5F。如图5D中，形成一图案化第二金属层226于部份内层介电层630上，且分别经由第一开口236a/236b与源区216a及漏区216b电性连接。于本实施例中，切换元件区210形成一切换元件例如为一薄膜晶体管，连接于源区216a及漏区216b的图案化第二金属层226亦分别称为源极226a及漏极226b，而连接于扫描线SC(请参照第3图)的图案化第一金属层222亦称为栅极212，则三者形成薄膜晶体管的基本构造，以作为画素200的开关控制。接着覆盖一保护层240于图案化第二金属层226及内层介电层630上，其中此保护层240的材质包含为无机材质(如：硅氧化物、硅氮化物、硅氮氧化物、硅碳化物、氟硅玻璃、氧化铪、或其它材料、或上述的组合)、有机材质(如：如：光阻、聚丙醯醚(polyarylene ether；PAE)、聚醯类、聚酯类、聚醇类、聚烯类、苯并环丁烯(benzocyclclobutene；BCB)、HSQ(hydrogen silsesquioxane)、MSQ(methyl silesquioxane)、硅氧碳氢化物(SiOC-H)、或其它材质、或上述的组合)、或其它材质、或上述的组合。
接着，请参照图5F及图5E。如图5E，形成一第二开口260深入保护层240及部分内层介电层630中，以暴露出部份部分内层介电层630，及形成另一开口262深入保护层240中，以暴露出部份的漏极226b。其中第二开口260深入部份内层介电层630中，则未被蚀刻且被保留的内层介电层630的厚度，较佳地，实质上小于或实质上等于内层介电层630的原来厚度的50％。举例而言，被保留的内层介电层630的厚度实质上为100埃
~l500埃
于此实施例中，内层介电层630的材料例如为硅氧化物(Si0x)或硅氮化物(SiNx)为范例，则其蚀刻方法则依据内层介电层630的材料来选用。若当内层介电层630的材料为硅氧化物(SiOx)时，较佳地，其蚀刻方法为湿蚀刻；当内层介电层630的材料为硅氮化物(SiNx)时，较佳地，其蚀刻方法为干蚀刻，但不限于此，蚀刻方法亦可选择性地互换、全部使用干蚀刻、全部使用湿蚀刻、二种蚀刻方法一起去蚀刻某一层。
最后，请参照图5F，形成一图案化画素电极250于部分的保护层240及开口260的部份内层介电层630上，并经由另一开口262(请参照图5E)与漏极226b电性连接。其中此图案化画素电极250的材质包含透明材质(如：铟锡氧化物、铝锌氧化物、镉锡氧化物、铟锌氧化物、铝锡氧化物、或其他材料、或上述的组合)、反射材质(如：铝(Al)、金(Au)、银(Ag)、铬(Cr)、钼(Mo)、铌(Nb)、钛、钽、钨、钕、或上述的合金、或其它材料、或上述的组合)、或上述的组合。本发明的实施例以透明材质的氧化铟锡(Indium Tin Oxide，IT0)为实施例，但不限于此。
由于图案化画素电极250与图案化第一金属层222的(如：电极221)问具有内层介电层630，则电容区220的电容堆叠结构包含图案化画素电极250、内层介电层630与图案化第一金属层222(如：电极221)的间形成第一电容Cst3。同样地，由于图案化第一金属层222(如：电极221)与图案化半导层216的本征区216c间具有介电层224，则电容区220的电容堆叠结构更包含图案化第一金属层222(如：电极221)、介电层224与图案化半导层216的本征区216c形成第二电容Cst4。第～电容Cst3及第二电容Cst4为画素结构200的储存电容。因此，当数据线DT的数据信号传递至源极226a时，与数据信号相关的画素电压会储存于第一电容cst3与第二电容Cst4中。此外，第一电容Cst3中内层介电层630经蚀刻而产生了第二开口260而削减内层介电层630的厚度，此举可增加电容的电容值。必需说明的是，本实施例的图案化半导体层216是同时形成于基板202的切换元件区210及电容区220上，然而，亦可选择性地只形成于切换元件区21O上，则电容堆叠堆叠就仅包含图案化画素电极250、内层介电层630与图案化第一金属层222(如：电极221)所形成的第一电容Cst3。
第三实施例
第三实施例与上述二实施例两者的差别在于：上述实施例是以单栅极画素结构来说明其储存电容的结构，第三实施例以双栅极画素结构来说明其储存电容的结构，并以一层内层介电层为例，但不限于此亦可以多层内层介电层230来实施，如上述实施例所述，而其形成方法、相关的材料及设计条件在此不再重复赘述。
请同时参照图6A及图6B，图6A绘示一双栅极画素结构的上视图。图6B绘示依照图6A的6B-6B剖面线的剖面图。画素结构200位于由扫描线SC与信号线DT交错所划分出来的区域，其具有一切换元件区210与一电容区220于基板202(未绘示于图6A上)上。于本实例中，切换元件区210例如设有一薄膜晶体管，以开关控制此画素结构200，且电容区220处设有一电容堆叠结构(未标注)，其做为画素结构200的储存电容。而薄膜晶体管具有双栅极212a/212b与扫描线SC连接。一图案化第二金属层226(未绘示于图6A)经由第一开口236a连接于半导层216的源区216a，则将此处的图案化第二金属层226当做源极226a，且此源极226a电性连接于信号线DT。其它处的图案化第二金属层226则经由另一第一开口236b与半导体层216的漏区216b连结，则将此第二图案金属层226做为漏极226b。另外，图案化画素电极250则经由另一开口262与漏极226b电性连接。此外，电容区220的电容堆叠结构作为储存电容的用，分别由部份图案化半导层216的本征区216c(如图6B示)、图案化第一金属层222(如：电极221)、部份画素电极250以及位于其间的介电层224与内层介电层630(如图6B示)所构成。
请参照图6B，绘示依照图6A中沿着6B-6B’剖面线的剖面图。画素结构200包含一基板202具有至少一切换元件区210与一电容区220、一图案化半导体层216、介电层224、一图案化第一金属层222、一内层介电层630、一图案化第二金属层226、一保护层240及一图案化画素电极250。一图案化半导体层216形成于基板202上，一介电层224覆盖于基板202及图案化半导体层216上。图案化第一金属层222形成于部份介电层224上，以形成栅极212a/212b、扫描线SC及电容区220上的储存电容的电极221。内层介电层630覆盖于图案化第一金属层222及部份介电层224上。一图案化第二金属层226形成于部份内层介电层630上。保护层240覆盖于图案化第二金属层226及内层介电层630上，且第二开口260深入于保护层240及部份内层介电层630中。图案化画素电极250形成且接触部份保护层240及部份内层介电层630上，且图案化画素电极250经另一开口262与漏极226b电性连接。此图案化画素电极250的材质包含透明材质(如：铟锡氧化物、铝锌氧化物、镉锡氧化物、铟锌氧化物、铝锡氧化物、或其他材料、或上述的组合)、反射材质(如：铝(Al)、金(Au)、银(Ag)、铬(Cr)、钼(Mo)、铌(Nb)、钛、钽、钨、钕、或上述的合金、或其它材料、或上述的组合)、或上述的组合。本发明的实施例以透明材质的氧化铟锡(Indium TinOxide，IT0)为实施例，但不限于此。
于本实施例中，切换元件区210形成一切换元件例如为一薄膜晶体管，因此连接于源区216a及漏区216b的图案化第二金属层226亦分别称为源极226a及漏极226b，而连接于扫描线SC的图案化第一金属层222亦称为栅极212a/212b，则三者形成薄膜晶体管的基本构造，以作为画素结构200的开关控制。
由于图案化画素电极250与图案化第一金属层222(如：电极221)的间具有内层介电层630，则电容区220的电容堆叠结构包含图案化画素电极250、内层介电层630与图案化第一金属层222(如：电极221)的间形成第一电容Cst5。同样地，由于图案化第一金属层222(如：电极221)与图案化半导层216的本征区216c间具有介电层224，则电容区220的电容堆叠结构更包含图案化第一金属层222(如：电极221)、介电层224与图案化半导层216的本征区216c形成第二电容Cst6。第一电容Cst5及第二电容Cst6为画素结构200的储存电容。因此，当数据线DT(于图6A中)的数据信号传递至源极226a时，与数据信号相关的画素电压会储存于第一电容Cst5与第二电容Cst6中。此外，第一电容Cst5中内层介电层630经蚀刻而产生了第二开口260而削减内层介电层630的厚度，此举可增加电容的电容值。必需说明的是，本实施例的图案化半导体层216是同时形成于基板202的切换元件区210及电容区220上，然而，亦可选择性地只形成于切换元件区210上，则电容堆叠结构就仅包含图案化画素电极250、内层介电层630与图案化第一金属层222(如：电极221)所形成的第一电容Cst5。此外，本实施例是以单层内层介电层630为实施范例，亦可选择性如本发明上述实施例所述的内层介电层230具有第一次层232及第二次层234，且被保留于开口260下的介电层230如上述实施例所述的设计。又，本实施例所述的材质及蚀刻方法亦可采用本发明上述实施例所述的材质及蚀刻方法。
因此，本发明上述实施例的画素结构的剖面图，简明而言为一基板202具有至少一切换元件区210及一电容区220，且切换元件区210上具有至少一薄膜晶体管(未标示)及电容区220上具有电容堆叠的储存电容，而储存电容，电性连接于薄膜晶体管；然后，提供一图案化第一金属层222；一内层介电层630，覆盖于该图案化第一金属层222上；一保护层240，覆盖于该薄膜晶体管(未标示)及该内层介电层630上，其中该保护层240及部份该内层介电层630中具有一开口260；一图案化画素电极250，形成且接触部份该保护层240及部份该内层介电层630上，其中该储存电容(如：Cst1、Cst3、Cst5等)包含该图案化第一金属层222(如：电极221)、位于该开口260下的被保留的该内层介电层630及该图案化画素电极250。再者，视其电容区220是否有额外的图案化半导体层216可与图案化第一金属层222(如：电极221)的夹层(如：介电层224)形成第二电容(如：Cst2、Cst4、Cst6等)。又，本发明上述实施例的图案化半导体层216、介电层224及图案化第一金属层222的形成顺序是以典型的顶闸型薄膜晶体管为实施范例，但不限于此，亦可变换图案化半导体层216、介电层224及图案化第一金属层222的形成顺序，举例而言，先形成图案化第一金属层222、再形成介电层224及图案化半导体层216即形成典型的底闸型薄膜晶体管。因此，本发明上述实施例的切换元件区210上的薄膜晶体管可选择性地为顶闸型、底闸型或其它类型。只要其电容区220的储存电容的结构符合本发明上述实施例所述的设计即可使用的。又，本发明上述实施例所述的图案化画素电极250连接于漏极226b所经由的开口262与漏极226b连接图案化半导体层216所经由的开口236b，二者开口是以实质上不对应的或不对应的为实施例范例，但不限于此，亦可选择性地二者对应的或实质上对应的。再者，本发明上述实施例于形成二第一开口236a/236b是以一起蚀刻内层介电层630及介电层224或内层介电层230及介电层224为较佳实施例，但不限于此，亦可选择性地先蚀刻介电层224使其具有二开口后，再于内层介电层630或230形成后，再蚀刻形成另外的二开口于内层介电层630或230中，且另外的二开口分别实质上对应或对应于介电层224中的二开口。
本发明上述实施例所揭露的画素结构及其的形成方法，用以增加画素结构的储存电容的电容，削减层间介电层的厚度，且利用画素电极、图案化第一金属层与被保留的层间介电层所形成的电容。通过削减层间介电层的厚度所形成的电容，可有效的提高画素结构中储存电容的电容值，且不影响画素结构中的开口率。此外也可解决制作工艺上的限制，而使图案化半导体层无法进行掺杂时导至储存电容的电容的问题。
综上所述，虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视后附的申请专利范围所界定者为准。
Claims (50)
1.一种画素结构，包括：
一基板，具有一晶体管区及一电容区；
一图案化半导体层形成于该基板上，且一部份的该图案化半导体层位于该晶体管区上，其中该部份的该图案化半导体层具有一源区及一漏区；
一介电层，覆盖于该图案化半导体层及该基板上；
一图案化第一金属层，形成于该晶体管区及该电容区的该介电层上，以形成栅极、扫描线及该电容区上的储存电容的电极；
一内层介电层，覆盖于该图案化第一金属层及该介电层上；
一图案化第二金属层，形成于部份该内层介电层上，所述图案化第二金属层经由第一开口连接于所述图案化半导体层的源区，所述图案化第二金属层经由另一第一开口连接于所述图案化半导体层的漏区；
一保护层，覆盖于该图案化第二金属层及该内层介电层上，其中该保护层及该内层介电层中具有一开口，以暴露出该开口中不包含该第二金属层的被保留的部份该内层介电层；以及
一图案化画素电极，形成于部份该保护层及该开口中的该被保留的部份该内层介电层上，且电性连接该图案化第二金属层，该图案化画素电极经由该另一第一开口与该图案化第二金属层的漏极电性连接。
2.根据权利要求1所述的画素结构，其特征在于，该电容区具有一第一电容，由该图案化画素电极、位于该开口下的该被保留的该内层介电层及位于该电容区的该图案化第一金属层所构成。
3.根据权利要求1所述的画素结构，其特征在于，一另一部份的该图案化半导体层，形成于该电容区上。
4.根据权利要求3所述的画素结构，其特征在于，该电容区具有一第二电容，由位于该电容区的该图案化第一金属层、该介电层及位于该电容区的该另一部份的该图案化半导体层所构成。
5.根据权利要求1所述的画素结构，其特征在于，该被保留的该内层介电层的厚度小于或等于该内层介电层的原来厚度的50％。
6.根据权利要求1所述的画素结构，其特征在于，该被保留的该内层介电层的厚度为
7.根据权利要求1所述的画素结构，其特征在于，该内层介电层具有一第一次层及一第二次层。
8.根据权利要求7所述的画素结构，其特征在于，该该第一次层及该第二次层的材质的至少一者包含无机材质、有机材质或上述的组合。
9.根据权利要求7所述的画素结构，其特征在于，该开口中的被保留的该内层介电层的厚度等于或小于该第一次层的厚度。
10.根据权利要求9所述的画素结构，其特征在于，该第一次层的厚度为
11.根据权利要求7所述的画素结构，其特征在于，该电容区具有一第一电容，由该图案化画素电极、该第一次层及位于该电容区的该图案化第一金属层所构成。
12.根据权利要求11所述的画素结构，其特征在于，一另一部份的该图案化半导体层，形成于该电容区上。
13.根据权利要求12所述的画素结构，其特征在于，该电容区具有一第二电容，由位于该电容区的该图案化第一金属层、该介电层及位于该电容区的该另一部份的该图案化半导体层所构成。
14.根据权利要求1所述的画素结构，其特征在于，该保护层的材质包含无机、有机或上述的组合。
15.一种画素结构，包含：
一基板，具有一晶体管区及一电容区；
一图案化半导体层形成于该基板上，其中一部份的该图案化半导体层形成于该晶体管区上，该部份的该图案化半导体层具有一源区及一漏区；
一介电层，覆盖于该图案化半导体层及该基板上；
一图案化第一金属层，形成于该晶体管区及该电容区的该介电层上，以形成栅极、扫描线及该电容区上的储存电容的电极；
一内层介电层，覆盖于该图案化第一金属层及该介电层上；
一图案化第二金属层，形成于部份该内层介电层上，所述图案化第二金属层经由第一开口连接于所述图案化半导体层的源区，所述图案化第二金属层经由另一第一开口连接于所述图案化半导体层的漏区；其中，连接于所述图案化第二金属层的源区和漏区分别构成的源极和漏极，以及连接于所述扫描线的所述图案化第一金属层构成的栅极來組成至少一薄膜晶体管；
一保护层，覆盖于该薄膜晶体管及该内层介电层上，其中该保护层及部份该内层介电层中具有一开口，以暴露出该开口中的被保留的部份该内层介电层；及
一图案化画素电极，形成且接触部份该保护层及该被保留的部份该内层介电层上，其中该图案化第一金属层、位于该开口下的该被保留的该内层介电层及该图案化画素电极构成一第一电容，且该图案化半导体层、该介电层及该图案化第一金属层构成一第二电容；其中所述储存电容由所述第一电容和第二电容构成且电性连接该薄膜晶体管。
16.根据权利要求15所述的画素结构，其特征在于，该开口中的被保留的该内层介电层的厚度小于或等于该内层介电层的原来厚度的50％。
17.根据权利要求15所述的画素结构，其特征在于，该被保留的该内层介电层的厚度为
18.根据权利要求15所述的画素结构，其特征在于，该内层介电层具有一第一次层及一第二次层。
19.根据权利要求18所述的画素结构，其特征在于，该第一次层及该第二次层的材质至少一者包含无机材质、有机材质或上述的组合。
20.根据权利要求18所述的画素结构，其特征在于，该开口中的被保留的该内层介电层的厚度等于或小于该第一次层的厚度。
21.根据权利要求20所述的画素结构，其特征在于，该第一次层的厚度为 
22.根据权利要求18所述的画素结构，其特征在于，位于该开口下的该被保留的该内层介电层为该第一次层。
23.根据权利要求15所述的结构，其特征在于，该保护层的材质包含无机、有机或上述的组合。
24.一种显示面板，包含如权利要求1所述的画素结构。
25.一种显示面板，包含如权利要求15所述的画素结构。
26.一种电子装置，包含如权利要求24所述的显示面板。
27.一种电子装置，包含根据权利要求25所述的显示面板。
28.一种画素结构的形成方法，包含：
提供一基板，具有一晶体管区及一电容区；
形成一图案化半导体层于该基板上，其中一部份的该图案化半导体层形成于该晶体管区上，该部份的该图案化半导体层具有一源区及一漏区；
形成一介电层于该图案化半导体层及该基板上；
形成一图案化第一金属层于该晶体管区及该电容区的该介电层上，以形成栅极、扫描线及该电容区上的储存电容的电极；
形成一内层介电层于该图案化第一金属层及该介电层上，且其具有二第一开口；
形成一图案化第二金属层于部份该内层介电层上，且通过该些第一开口连接该源区及漏区；
形成一保护层于该图案化第二金属层及该内层介电层上，其中该保护层及该内层介电层中具有一第二开口，以暴露出该第二开口中不包含该第二金属层的被保留的部份该内层介电层；以及
形成一图案化画素电极于部份该保护层及该第二开口中的该被保留的部份该内层介电层，且电性连接该图案化第二金属层。
29.根据权利要求28所述的方法，其特征在于，位于该电容区的该图案化画素电极、位于该第二开口下的该被保留的该内层介电层及位于该电容区的该图案化第一金属层构成一第一电容。
30.根据权利要求28所述的方法，其特征在于，一另一部份图案化半导体层形成于该电容区上。
31.根据权利要求30所述的方法，其特征在于，位于该电容区的该图案化第一金属层、该介电层及该另一部份图案化半导体层构成一第二电容。
32.根据权利要求28所述的方法，其特征在于，该第二开口中的被保留的该内层介电层的厚度小于或等于该内层介电层的原来厚度的50％。
33.根据权利要求28所述的方法，其特征在于，该被保留的该内层介电层的厚度为
34.根据权利要求28所述的方法，其特征在于，该内层介电层具有一第一次层及一第二次层。
35.根据权利要求34所述的方法，其特征在于，位于该第二开口下的被保留的该内层介电层的厚度等于或小于该第一次层的厚度。
36.根据权利要求35所述的方法，其特征在于，该第一次层的厚度为
37.根据权利要求34所述的方法，其特征在于，位于该电容区的该图案化画素电极、该第一次层及该图案化第一金属层构成一电容。
38.根据权利要求34所述的方法，其特征在于，一另一部份的图案化半导体层，形成于该电容区上。
39.根据权利要求34所述的方法，其特征在于，位于该电容区的该图案化第一金属层、该介电层及该另一部份的图案化半导体层构成一电容。
40.一种画素结构的形成方法，该方法包含：
提供一基板，具有一晶体管区及一电容区；
形成一图案化半导体层于该基板上，其中一部份的该图案化半导体层形成于该晶体管区上，该部份的该图案化半导体层具有一源区及一漏区；
覆盖一介电层于该图案化半导体层及该基板上；
形成一图案化第一金属层于该晶体管区及该电容区的该介电层上，以形成栅极、扫描线及该电容区上的储存电容的电极；
覆盖一内层介电层于该图案化第一金属层及该介电层上；
形成一图案化第二金属层于部份该内层介电层上，所述图案化第二金属层经由第一开口连接于所述图案化半导体层的源区，所述图案化第二金属层经由另一第一开口连接于所述图案化半导体层的漏区；其中，连接于所述图案化第二金属层的源区和漏区分别构成的源极和漏极，以及连接于所述扫描线的所述图案化第一金属层构成的栅极來組成至少一薄膜晶体管；
覆盖一保护层于该薄膜晶体管及该内层介电层上，其中该保护层及部份该内层介电层中具有一开口，以暴露出该开口中的被保留的部份该内层介电层；及
形成一图案化画素电极，且接触部份该保护层及该被保留的部份该内层介电层上，其中该图案化第一金属层、位于该开口下的该被保留的该内层介电层及该图案化画素电极构成一第一电容，且该图案化半导体层、该介电层及该图案化第一金属层构成一第二电容；其中所述储存电容由所述第一电容和第二电容构成且电性连接该薄膜晶体管。
41.根据权利要求40所述的方法，其特征在于，该开口中的被保留的该内层介电层的厚度小于或等于该内层介电层的原来厚度的50％。
42.根据权利要求40所述的方法，其特征在于，该被保留的该内层介电层的厚度为
43.根据权利要求40所述的方法，其特征在于，该内层介电层具有一第一次层及一第二次层。
44.根据权利要求43所述的方法，其特征在于，该开口中的被保留的该内层介电层的厚度等于或小于该第一次层的厚度。
45.根据权利要求44所述的方法，其特征在于，该第一次层的厚度为
46.根据权利要求43所述的方法，其特征在于，该图案化画素电极、该第一次层及该图案化第一金属层构成该第一电容。
47.一种显示面板的形成方法，包含如权利要求28所述的画素结构的形成方法。
48.一种显示面板的形成方法，包含如权利要求40所述的画素结构的形成方法。
49.一种电子装置的形成方法，包含如权利要求47所述的显示面板的形成方法。
50.一种电子装置的形成方法，包含如权利要求48所述的显示面板的形成方法。
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