CN101075272B - 用于设计半导体集成电路的单元配置方法 - Google Patents

用于设计半导体集成电路的单元配置方法 Download PDF

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Abstract

本发明提供了一种单元配置方法，首先输入逻辑电路信息，该信息定义有进行设计的半导体集成电路的触发器以及触发器之间的逻辑电路。解析该逻辑电路信息以检测出夹在两个触发器之间的逻辑电路。计算被检测出的逻辑电路的逻辑级数。根据计算出的逻辑级数确定用于所述逻辑电路的单元要连接到哪一衬底电位。

Description

用于设计半导体集成电路的单元配置方法
本申请要求享有于2006年5月18日递交的日本专利申请No.2006-138856的优先权，在此引用其全部内容作为参考。
技术领域
本发明涉及一种具有至少两个相同极性且独立的衬底的半导体集成电路，特别涉及减小面积和降低能耗的技术。
背景技术
在一些半导体集成电路中，通过控制MOS元件(MOS晶体管)的衬底电位进行工作。这是因为通过改变MOS元件的衬底电位可以改变MOS元件的阈值和饱和电流特性。充分利用该特征的一个例子是在半导体集成电路动作和停止时阈值和饱和电流特性可变化。具体而言，在半导体集成电路动作期间，MOS元件的衬底电位和源电位之间的差为0，而在停止时该衬底电位和源电位之间的差变大，使得该MOS元件的阈值在停止期间比在动作期间大，从而降低了MOS元件的阈下漏电流，这会使能耗降低(参考T.Kuroda等人在IEEE CustomIntegrated Circuit Conference 1996上发表的“A High-Speed Low-Power0.3um CMOS Gate Array with the Variab1e Threshold Voltage Scheme”)。另外，为了实现上述对MOS元件的衬底控制，提出了一种具有改善的面积效率的半导体集成电路布局方法(参考日本专利No.3212915)。
在上述传统技术中，衬底电势的唯一提供会使本不需要快速的通过(pass)变得快速，从而产生漏电流。而对于具有多个不同衬底电势的半导体集成电路来说，还没有一种方法能够在保持高速度和高分辨率或者保持低功耗和小面积的同时实现布局配置。
发明内容
本发明解决了半导体集成电路的上述问题，并且尤其涉及能耗问题。本发明的目的是提供一种具有小电路面积并且其电路属性没有恶化的半导体集成电路。
根据本发明的单元配置方法包括如下步骤：(a)输入逻辑电路信息，在该逻辑电路信息中定义有进行设计的半导体集成电路触发器以及位于该触发器之间的该半导体集成电路的逻辑电路；(b)解析所述逻辑电路信息以检测出夹在两个触发器之间的逻辑电路；(c)计算在步骤(b)中检测的逻辑电路的级数；以及(d)按照在所述步骤(c)中计算出的逻辑级数，确定用于该逻辑电路中的单元要与哪个衬底电位相连接。
按照该单元配置方法，所述步骤(d)包括确定用于具有较大逻辑级数的逻辑电路中的单元与较高的衬底电位相连接而用于具有较小逻辑级数的逻辑电路中的单元与较低的衬底电位相连接。
按照该单元配置方法，所述步骤(d)包括根据在步骤(c)中计算出的逻辑级数以及图表信息确定用于该逻辑电路的单元要与哪个衬底电位相连接；并且所述图表信息包括按照所述逻辑电路的逻辑级数，只要该逻辑级数位于预定值之间，指定单元要与哪个衬底相连接的信息。
该单元配置方法还包括在对该逻辑电路信息中夹在两个触发器之间的所有逻辑电路执行步骤(b)到(d)之后的步骤(e)，其根据在所述步骤(d)中确定的衬底电位执行自动配置/布线处理以生成布局数据。
另一种单元配置方法包括如下步骤：  (a)输入逻辑电路信息，在该逻辑电路信息中定义有进行设计的半导体集成电路的触发器以及位于该触发器之间的该半导体集成电路的逻辑电路；  (b)根据所述逻辑电路信息进行自动配置/布线处理以生成初步布局数据；  (c)根据所述初步布局数据进行时序验证以计算各逻辑电路的延迟信息；  (d)解析所述逻辑电路信息以检测出夹在两个触发器之中的逻辑电路；  (e)根据在步骤(c)处计算的延迟信息计算在步骤(d)处检测出的逻辑电路的延迟；以及(f)按照在步骤(e)处计算的延迟确定用于该逻辑电路的单元要与哪个衬底电位相连接。
按照该单元配置方法，所述步骤(f)包括确定将用于具有较大延迟的逻辑电路的单元与较高的衬底电位相连接而将用于具有较小延迟的逻辑电路的单元与较低的衬底电位相连接。
按照该单元配置方法，所述步骤(f)包括根据在步骤(e)中计算出的延迟以及图表信息确定用于该逻辑电路的单元要与哪个衬底电位相连接；并且所述图表信息包括按照所述逻辑电路的延迟，只要该延迟在预定值之间，指定单元要与哪个衬底相连接的信息。
该单元配置方法还包括在对该逻辑电路信息中夹在两个触发器之间的所以逻辑电路执行步骤(d)-(f)之后的步骤(g)，其根据在所述步骤(f)中确定的衬底电位进行自动配置/布线处理以生成布局数据。
按照该单元配置方法，当对所述布局数据执行的时序验证结果为错误时，将单元重新定位到具有较高衬底电压的衬底，从而所述单元连接到不同的衬底电位。
按照该单元配置方法，当对所述布局数据执行的时序验证结果为错误时，更换单元与衬底电位提供线的接点，从而所述单元连接到不同的衬底电位。
一种根据本发明的半导体集成电路，其包括位于连接到不同衬底电位提供线的多个衬底上的多个触发器和多个逻辑电路，其中构成逻辑电路的金属氧化物半导体元件提供有衬底电位，该衬底电位根据位于多个触发器的第一个触发器的输出与输入到第一触发器或者第二触发器的信号线之间逻辑电路数目的多少而变化。
通过上述结构，本发明可以实现小面积且电路特性没有恶化的半导体集成电路，而在现有技术中由于在所有通路上一致地提高衬底电位而增加了漏电流。
附图说明
图1为使用实施方式1和2的单元配置方法设计的布局图；
图2为本发明实施方式1的单元配置方法的流程图；
图3为本发明实施方式3的单元配置方法的流程图；
图4为用于说明变形例的图；
图5为用于实施本发明的设计环境图。
具体实施方式
下面将参照附图详细描述根据本发明的半导体设备的实施方式。
(实施方式1)
参考附图对本发明的实施方式1进行说明。图1示出了通过实施方式1的单元配置方法设计的半导体集成电路的布局图。在该半导体集成电路中，P阱(NMOS的衬底)被划分为P阱1和P阱2，以向其供给不同的衬底电位，并且N阱(PMOS的衬底)被划分为N阱1和N阱2，以向其供给不同的衬底电位。应该注意到，没有必要如图1所示在每行都使衬底分开，当然可以以其它方式提供不同的衬底电位，例如，对将多行分为一组的衬底进行划分。
在此，与图1的P阱1和N阱1相对应的行(行1)包括用于具有相对大逻辑级数的逻辑电路的单元，而与P阱2和N阱2相对应的行(行2)包括用于具有相对小逻辑级数的逻辑电路的单元。通常，实现与时钟同步功能的半导体集成电路在从某个触发器输出的信号线和输入到相同或者不同触发器中的信号线之间具有复杂的逻辑电路。构成该逻辑电路的逻辑级数根据该功能而不同。逻辑级数越大，信号从输入到输出的延迟时间就越长。因此，为了满足触发器的建立/保持限制，期望更高速的操作。因此，根据该实施方式，逻辑级数越大的单元被配置在提供更大正向偏压的行中。与基于唯一衬底电位的传统单元配置相比，该配置能够极大地降低漏泄漏。例如，假设图1中的单元1是用于具有20个逻辑级数的逻辑电路的单元而单元2是用于具有8个逻辑级数的逻辑电路中的单元，则P阱1、N阱1提供更大的正向偏压。
下面将参照附图对实施上述单元布局的流程图进行说明。图2示出了本发明实施方式1中的流程图。首先，将逻辑电路图11输入到能够执行该实施方式流程图的设计辅助装置中。在逻辑电路图11中，定义了作为设计对象的半导体集成电路的触发器以及位于该触发器之间的半导体集成电路的逻辑电路。在S101中，解析该逻辑电路图以检测出夹在两个触发器之间的逻辑电路。具体地说，检测出在中间没有设置其它触发器而彼此连接的两个触发器，并且将逻辑电路指定为其间的组合电路。接着，在S102中，计算位于检测出的两个触发器之间的一个逻辑电路的逻辑级数。例如，该逻辑级数是指两个触发器之间串联连接的单元数或者在用于连接两个触发器的路径上的MOS晶体管数。
在计算逻辑级数之后，在步骤S103中，根据计算出的逻辑级数和图表信息12，确定用于该逻辑电路的单元与哪个衬底电位相连接，即，在该例子中，确定该单元与P阱1/N阱1连接还是与P阱2/N阱2连接。即，确定该单元要放置在哪一行上。图表信息12是根据逻辑电路的逻辑级数，只要该逻辑级数位于预定值之间，指定单元要连接到哪一衬底的信息，但是其不限于任何具体的形式。在确定了一个逻辑电路中的单元与哪个衬底电位相连接之后，检测下一逻辑电路，并且确定单元与哪个衬底电位相连接。
对于所以触发器之间的间隔重复上述过程(S104)，并且在S105中，根据确定的要连接的衬底电位而执行自动配置/布线处理，从而生成布局数据13。除了已经预先确定与哪个衬底电位相连接之外，还可以以公知的方法实施该自动配置/布线处理。即，首先配置必要的单元，然后根据逻辑电路图连接该单元的输入和输出，从而实现半导体集成电路的功能。一旦完成了初步配置和布线，对生成的电路进行验证(关于时序、天线错误等)，并且只要在验证结果中没有错误发生，就重复“初步配置和布线”、“验证”和“再配置和再布线”的过程。
在根据该实施方式的流程图进行设计时，具有较大逻辑级数的逻辑电路位于衬底电位较高的行中，而具有较小逻辑级数的逻辑电路位于衬底电位较低的行中。因此，与基于单独衬底电位定义的传统单元配置相比，可以极大地降低漏泄漏。
在该实施方式描述的例子中，N阱1和N阱2具有不同的电位。然而，如果由于制造工艺的结构而使N阱1和N阱2不能具有不同的电位，则该N阱1和N阱2也可以具有相同的电位。这同样适用于P阱1和P阱2。
(实施方式2)
在实施方式2中描述了输入构成逻辑的延迟信息的示例，而在实施方式1中描述了基于逻辑级数的单元配置方法。除了根据逻辑级数或者根据延迟信息确定行之外，实施方式2的布局相同(即与图1相同)，因此省略其说明。
参考附图对实施上述单元布局的流程图进行说明。图3示出了用于本发明实施方式2的流程图。
首先，将逻辑电路图11输入到能够执行该实施方式的流程图的设计辅助装置中。在逻辑电路图11中定义了作为设计对象的半导体集成电路图的触发器以及位于该触发器之间的半导体集成电路的逻辑电路。在S201中，使用公知的方法基于该逻辑电路进行自动配置/布线。具体地说，首先配置必要的单元，然后根据逻辑电路图连接该单元的输入和输出，从而生成初步的布局数据21。这里应该注意到，衬底电位对全部单元通用。在S202中，基于初步布局数据21进行时序验证以计算出各逻辑电路的延迟信息。在S203中，检测出夹在两个触发器之间的逻辑电路。具体地说，检测出中间没有设置其它触发器而彼此连接的两个触发器，并且将逻辑电路指定为其间的组合电路。接着，在S204中，基于在S202中计算的延迟信息而指定目标逻辑电路延迟多少。这里，该延迟是指信号输入到逻辑电路和信号从该逻辑电路输出之间的时间周期。
在计算了延迟之后，在步骤S205中，根据计算的延迟和图表信息22确定用于该逻辑电路中的单元要连接到哪个衬底电位，即，在该例子中，就是确定该单元要与P阱1/N阱1连接还是与P阱2/N阱2连接。即，确定该单元要放置在哪一行中。图表信息22中包含根据图3所示的逻辑电路延迟而连接到哪一衬底电位的信息。在确定了一个逻辑电路中的单元要与哪个衬底电位相连接之后，检测下一逻辑电路，并且再确定要与哪个衬底电位相连接。
对于触发器之间的所有间隔重复上述步骤(S206)，并且在步骤S207中，根据确定的要连接的衬底电位而执行自动配置/布线处理，从而生成布局数据23。    
在根据该实施方式的流程图进行设计时，具有较大延迟时间的逻辑电路位于衬底电位较高的行中，而具有较小延迟时间的逻辑电路位于衬底电位较低的行中。因此，与基于单独衬底电位定义的传统单元配置相比，可以极大地箱底漏泄漏。
(变形例)
在实施方式1和2中描述的逻辑单元配置方法中，如果在通过两个或者更多个衬底电位一次进行布局之后执行的时序验证产生错误，则可以改变要连接的衬底电位。在该情况下，也可以再根据实施方式1或者2的流程图再设计该电路。然而，例如，如果相邻行提供有较高的衬底电位(提供有更大的正向偏压)并且需要重新定位该侧的单元，则可以通过将该单元翻转到那一行而实现重新定位。在图4中，初始与P阱2和N阱2连接的单元被翻转以重新定位到相邻的P阱1和N阱1。
当需要将整行连接到较高衬底电位时，更换构成图中纵向方向(Y方向)上配置的主线的衬底电位提供线与沿着该单元横向(X方向)配置的衬底电位提供线的接点，以在短时间内改变要连接的衬底电位，而不再需要对单元进行重新定位。
(设计环境)
最后对实施本发明时的设计环境进行说明。图5示出了在实施本发明的设计环境下使用的装置。该设计装置701包括CPU702、RAM703、输入I/F704、显示I/F705和输入-输出I/F706。这些这些元件通过总线710连接在一起并且可以相互进行数据通信。输入I/F704与输入设备707相连接，该输入设备707用于从设计者接收输入。输入设备707的例子包括键盘和鼠标。显示I/F705与显示装置708相连接，通过显示装置708，设计者可以浏览布局数据等。显示装置708的例子包括CRT显示器和液晶显示器。输入-输出I/F706与HDD(硬盘驱动器)709相连接。在HDD709中以程序的形式存储有用于实施本发明设计方法的自动布局工具。
该自动布局工具可以是独立的工具，也可以是其它工具的一部分。根据需要，自动布局处理中的布局数据或者最终获得的布局数据可以存储到HDD709中。
CPU702根据用户通过输入I/F704输入的指令，对在HDD中作为程序存储的自动布局工具进行处理。对于该程序的处理，RAM703被用作工作区域，在必要的时序处对其进行数据的写入/读取。设计者不必明确地给出对RAM703进行写入/读取的指令而只需给出能够根据存储在HDD709中的程序进行RAM的写入/读取的指令。
设计者可以通过显示装置708检查进程信息。将最后获得的时序数据输出到HDD，并且完成包括单元配置的布局设计。
产业上的可应用性
根据本发明的单元配置方法对实现高性能、低成本、电路面积小和功耗低的半导体集成电路芯片非常有用，可以在日后电池等供电的芯片组中确保长时间的电池寿命，并且可以减小电路面积。因此可以为芯片组提供高性能且经济便宜的半导体芯片。

Claims (11)

1.一种单元配置方法，包括如下步骤：
(a)输入逻辑电路信息，在该逻辑电路信息中定义有进行设计的半导体集成电路的触发器以及位于所述触发器之间的该半导体集成电路的逻辑电路；
(b)解析所述逻辑电路信息以检测出夹在两个触发器之间的逻辑电路；
(c)计算在步骤(b)中检测的逻辑电路的逻辑级数；以及
(d)按照在步骤(c)中计算的逻辑级数，确定用于该逻辑电路中的单元要与哪个衬底电位相连接，
其中，所述步骤(d)包括确定用于具有较大逻辑级数的逻辑电路中的单元与较高的衬底电位相连接，而用于具有较小逻辑级数的逻辑电路中的单元与较低的衬底电位相连接。
2.根据权利要求1所述的单元配置方法，其特征在于，
所述步骤(d)包括根据在步骤(c)中计算出的逻辑级数以及图表信息确定用于该逻辑电路的单元要与哪个衬底电位相连接；并且
所述图表信息包括按照所述逻辑电路的逻辑级数，只要该逻辑级数位于预定值之间，指定单元要与哪个衬底相连接的信息。
3.根据权利要求1所述的单元配置方法，其特征在于，还包括在对该逻辑电路信息中夹在两个触发器之间的所有逻辑电路执行步骤(b)到(d)之后的步骤(e)，其根据在所述步骤(d)中确定的衬底电位执行自动配置/布线处理以生成布局数据。
4.根据权利要求3所述的单元配置方法，其特征在于，当对所述布局数据执行的时序验证结果为错误时，将单元重新定位到具有较高衬底电压的衬底，从而所述单元连接到不同的衬底电位。
5.根据权利要求3所述的单元配置方法，其特征在于，当对所述布局数据执行的时序验证结果为错误时，更换单元与衬底电位提供线的接点，从而所述单元连接到不同的衬底电位。
6.一种单元配置方法，包括如下步骤：
(a)输入逻辑电路信息，在该逻辑电路信息中定义有进行设计的半导体集成电路的触发器以及位于所述触发器之间的该半导体集成电路的逻辑电路；
(b)根据所述逻辑电路信息进行自动配置/布线处理以生成初步布局数据；
(c)根据所述初步布局数据进行时序验证以计算各逻辑电路的延迟信息；
(d)解析所述逻辑电路信息以检测出夹在两个触发器之中的逻辑电路；
(e)根据在步骤(c)处计算的延迟信息计算在步骤(d)处检测出的逻辑电路的延迟；以及
(f)按照在步骤(e)处计算的延迟确定用于该逻辑电路的单元要与哪个衬底电位相连接，
其中，所述步骤(f)包括确定将用于具有较大延迟的逻辑电路的单元与较高的衬底电位相连接，而将用于具有较小延迟的逻辑电路的单元与较低的衬底电位相连接。
7.根据权利要求6所述的单元配置方法，其特征在于，所述步骤(f)包括根据在步骤(e)中计算出的延迟以及图表信息确定用于该逻辑电路的单元要与哪个衬底电位相连接；并且
所述图表信息包括按照所述逻辑电路的延迟，只要该延迟在预定值之间，指定单元要与哪个衬底相连接的信息。
8.根据权利要求6所述的单元配置方法，其特征在于，还包括在对该逻辑电路信息中夹在两个触发器之间的所有逻辑电路执行步骤(d)到(f)之后的步骤(g)，其根据在所述步骤(f)中确定的衬底电位进行自动配置/布线处理以生成布局数据。
9.根据权利要求8所述的单元配置方法，其特征在于，当对所述布局数据执行的时序验证结果为错误时，将单元重新定位到具有较高衬底电压的衬底，从而所述单元连接到不同的衬底电位。
10.根据权利要求8所述的单元配置方法，其特征在于，当对所述布局数据执行的时序验证结果为错误时，更换单元与衬底电位提供线的接点，从而所述单元连接到不同的衬底电位。
11.一种半导体集成电路，其包括位于连接到不同衬底电位提供线的多个衬底上的多个触发器和多个逻辑电路，
其中构成逻辑电路的金属氧化物半导体元件提供有衬底电位，该衬底电位根据位于多个触发器的第一触发器的输出与输入到第一触发器或者第二触发器的信号线之间逻辑电路的逻辑级数的大小而变化，其中用于具有较大逻辑级数的逻辑电路中的金属氧化物半导体元件与较高的衬底电位相连接，而用于具有较小逻辑级数的逻辑电路中的金属氧化物半导体元件与较低的衬底电位相连接。
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