CN101030780B - 数字相位和频率检测器及其操作方法 - Google Patents

数字相位和频率检测器及其操作方法 Download PDF

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Abstract

本发明公开了一种数字相位-频率检测器和一种操作数字相位-频率检测器的方法。所述检测器包括输入电路、输出电路和复位电路。在使用中，所述输入电路在多个循环期间接收第一和第二输入信号，并且在所述循环中给定的一个期间，取决于在所述循环中该给定的一个期间首先接收到所述第一和第二输入信号中的哪个，产生第一中间信号或第二中间信号。所述输出电路接收这些中间信号，并且在所述一个循环期间，取决于在所述一个循环期间所述输出电路接收到所述中间信号中的哪一个，输出第一输出信号或第二输出信号。所述复位电路在定义的条件下将复位信号应用于所述输入电路，以开始所述多个循环中新的一个。

Description

数字相位和频率检测器及其操作方法
技术领域
本发明一般涉及相位和频率检测器，并且更特别地，涉及数字相位和频率检测器。甚至更明确地，本发明涉及非常适合在数字锁相环中使用的数字相位检测器。
背景技术
锁相环是一种被设计成最小化两个信号之间的相位差的电路。当相位差接近于零，或是在指定的容限之内时，两个信号的相位被称为“锁定”。锁相环(PLL’s)是被广泛使用的电路，其中有必要具有彼此之间有已知关系的两个信号。例如，当从发送设备向接收设备传输信息时，具有与发送设备的时钟同步的接收设备的本地时钟是必要的，从而使得信息能够被可靠地传输。PLL可以用于该目的。已长期使用PLL’s，并且可以在文献和很多设备中找到这些电路的许多类似的例子。
在PPL技术中，通常使用压控振荡器(VCO)，在接收数据速率的频率或分谐频率产生参考时钟。相位检测器(PD)电路比较VCO时钟信号与接收数据流之间的相角。相位检测器提供控制信号，其是VCO时钟信号与接收数据信号之间相对相位的函数。该控制信号用于调整VCO频率，直到时钟信号与接收数据同步。
PLL’s还用于各种设备中，其中PLL可以由全数字组件构成。对于其它的过程和应用来说，全数字方法具有轻便以及可扩缩的好处。例如，对于如存储设备这样复杂的电路，需要PLL’s的全数字实现。某些类型的存储设备的系统时钟需要与例如数据同步，从而使得数据可以被可靠地写入存储器或从存储器读出。当在存储设备内传递数据时也需要PLL’s，以保证例如从存储器读出的数据被正确地提供给输出衰减器。
相位检测器是PLL中非常重要的部分。相位检测器用于提供相位鉴别和产生控制信号，其然后用于加速或减速本地信号，以便获得本地信号与参考信号之间预期的关系。
已经尝试了针对数字相位检测器的各种方法；然而，相信这些方法都是可以改进的。例如，对于常规的数字相位检测器，难以获得在环接近于“锁定”时精确指示本地信号与参考信号之间的相位差的控制信号。因而，存在对这样的数字相位检测器的需要，即该数字相位检测器适合于例如PLLs，并且即使在应用于检测器的两个信号之间的相位差非常小时，其仍可以可靠地产生控制信号。
发明内容
本发明的目的是改进数字相位检测器。
本发明的另一目的是提供一种数字相位检测器，其输出指示首先将两个信号中的哪个应用于所述检测器的数字信号。
本发明的又一目的是提供一种非常适合在数字锁相环中使用的数字相位检测器。
利用数字相位-频率检测器以及操作数字相位-频率检测器的方法来达到这些以及其它的目的.所述检测器包括输入电路、输出电路和复位电路.在使用时，所述输入电路在多个循环期间接收第一和第二输入信号，并且取决于在所述循环中给定的一个期间首先接收到所述第一和第二输入信号中的哪个，产生第一中间信号或第二中间信号.所述输出电路接收由所述输入电路产生的中间信号，并且在所述一个循环期间，取决于在所述一个循环期间所述输出电路接收到所述中间信号中的哪一个，输出第一输出信号或第二输出信号.所述复位电路连接至所述输入电路，用于在定义的条件下将复位信号应用于所述输入电路，以开始所述多个循环中新的一个.
在优选的实施例中，所述输入电路适于(i)在所述一个循环期间，当在所述第二输入信号之前接收到所述第一输入信号时，产生所述第一中间信号，以及(ii)在所述一个循环期间，当在所述第一输入信号之前接收到所述第二输入信号时，产生所述第二中间信号。此外，所述输出电路适于(i)在所述输出电路接收到所述第一中间信号时，输出所述第一输出信号，以及(ii)在所述输出电路接收到所述第二中间信号时，输出所述第二输出信号。
如果参照详述并且示出了本发明的优选实施例的附图，根据对以下详细描述的考虑，本发明的更多好处和优点将变得显而易见。
附图说明
图1是根据本发明的优选实施例的数字相位-频率检测器(PFD)的示图。
图2是图1的PFD的输入电路或部件的较为详细的示图。
图3是可以在图1的PFD中使用的锁存检测器的详细示图。
图4是图1的PFD的一部件的详细示图。
图5示出了包括图1的PFD的锁相环的框图。
具体实施方式
图1示出了体现本发明的数字相位-频率检测器(PFD)10。通常，检测器10包括输入电路或部件12、输出电路或部件14，以及复位电路或部件16；并且该复位电路又包括完成电路(completion circuit)20和复位元件22。在图1所示的优选实施例中，输入电路12包括第一或“A”锁存器24、第二或“B”锁存器26以及互斥体(mutex)30，并且输出电路14包括与非(NAND)门32和34。此外，在PFD的该实施例中，完成电路20包括或非(NOR)门36和40以及或(OR)门42，并且复位元件22包括C元件。
通常，提供输入电路12用于接收在图1中称为A Clk和B Clk的第一和第二输入或时钟信号，以及用于取决于在特定的循环期间首先接收到这些输入信号中的哪一个，而产生第一或第二中间信号。输出电路14接收由输入电路产生的中间信号，并且取决于在特定的循环期间输出电路接收到那些中间信号中的哪一个，而输出第一或第二信号。复位电路16连接至输入电路，用于在定义的条件下将复位信号应用于输入电路，以开始新的感测或定时循环。
图2较为详细地示出了输入电路部件12的优选实施例。如该图所示，每个锁存器24、26都是具有两个输入和一个输出的边缘锁存器(edgelatch)。将时钟A信号应用于锁存器24，将时钟B信号应用于锁存器26，并且将复位信号应用于这两个锁存器。在操作中，当将指定的时钟信号应用于每个锁存器时，锁存器的输出Z从低变到高。该输出保持为高，直到将复位信号应用于锁存器；并且当该情况发生时，锁存器输出从高变到低。
提供代表互斥元件的互斥体30，用于确定在特定的循环期间首先及时接收到时钟信号A和B中的哪个，以及用于产生指示首先接收到这些时钟信号中的哪个的输出信号。如图2所示，互斥体具有两个输入A和B，以及被标为Alead和Blead的两个相应的输出。
在特定的感测或定时循环期间，当两个互斥体输入中首先一个，或者是A也或者是B，从低变到高时，那么(i)相应的互斥体输出从低变到高，以及(ii)互斥体防止互斥体的其它输出在该循环的剩余期间从低变到高。更明确地，在给定的循环期间，如果输入A在输入B之前变成高，那么输出Alead变成高；并且如果输入B在输入A之前变成高，那么输出Blead变成高。此外，一旦输入之一以及相应的输出变成高，那么互斥体就防止其它的输出在该循环期间变成高。
在本发明的实践中可以使用任何适合的锁存器，并且，例如图3示出了一种可以使用的边缘锁存检测器24。图3所示的锁存器检测上升沿，并且包括一系列与非门42、44、46、50、52、54、56、60和62。将时钟信号应用于门42的A输入以及门44、50、54和60的B输入，并且将每个门的输出应用于每个相继的门的A输入。将最后的门62的输出应用于互斥体30。此外，在该布置中，将复位信号经由门64应用于交替的门42、46、52和56的B输入。
同样地，可以在本发明的实践中使用任何合适的互斥体30，并且图4较为详细地示出了一种合适的互斥体。如图4所示，互斥体包括一对与非门66和68以及滤波器70。将来自于锁存器A的输出应用于门66的输入A，并且将来自于锁存器B的输出应用于门68的输入A。此外，将门66的输出应用于门68的输入B以及滤波器70的输入A，并且将门68的输出应用于门66的输入B以及滤波器70的输入B。滤波器70又将输入A处的信号传递至输出A，并且将输入B处的信号传递至输出B。在该布置下，当两个锁存器输出的第一个变成高时，该高信号经过关联的与非门并且经过互斥体滤波器。另外，将该高信号应用于另外的与非门，防止该另外的与非门传递来自其关联的锁存器输出的任何高信号。
图4还较为详细地示出了输出电路14；并且参照图1和图3，将互斥体30的输出A应用于门32的输入A，以及将互斥体的输出B应用于门34的输入A。将门32的输出应用于门34的输入B；以及类似地，将门34的输出应用于门32的输入B。在该设计下，当互斥体输出A是高时，输出Afirst也是高；并且当互斥体输出B是高时，输出Bfirst是高。可以在写操作中使用Afirst和Bfirst这些输出，并且当这些输出之一变成高时，认为完成了写操作。
如以上所提及的，复位电路16连接至输入电路12，用于在定义的条件下将复位信号应用于输入电路，以开始新的感测或定时循环，并且复位电路包括完成电路20和复位元件22。通常，完成电路20既连接至输入电路12又连接至输出电路14。在特定的定时或感测循环期间，当(i)输入电路产生中间信号之一以及(ii)输出电路输出输出信号之一时，完成电路产生完成信号。复位元件22连接至完成电路20，用于从那里接收完成信号，以及用于产生复位信号。
图4详细示出了完成电路20和复位元件22。如这里所指示的，将互斥体滤波器70的输出A应用于门36的输入A，并且将滤波器70的输出B应用于门40的输入A。另外，将门34的输出应用于门36的输入B，将门32的输出应用于门40的输入B，并且将门36和40的输出均应用于或门42。在该设计下，被称为写完成(write done)信号的或门42的输出在满足以下两个条件时是高：(i)滤波器70的输出之一是高，以及(ii)门32和34的输出之一是高.如果这些条件都不满足，那么或门42的输出是低.
此外，如图4所示，将锁存器A的输出应用于门72的A输入和门74的B输入，将锁存器B的输出应用于门74和76的输入A，并且将门80的输出应用于门72和76的输入B。将门74、76和72的输出分别应用于门80的输入A、B、C。将门80的输出也应用于门82和86的A输入，将写完成信号应用于门82的输入B以及门84的输入A，并且将门88的输出信号应用于门84和86的B输入。将门82、86、84的输出应用于门88的A、B和C输入。
C元件的输出是复位信号；并且在所说明的设计下，当到C元件的所有输入都是高或者所有输入都是低时，该输出改变。特别地，当所有的输入都是高时，输出变到高，并且当所有的输入都是低时，输出变到低。到C元件的输入的其它改变并不引起输出的任何改变。
图5示出了锁相环100的例子的框图，该锁相环100包括依照本发明的一个实施例的数字相位检测器102。本领域的普通技术人员所理解的某些细节和特征并未计入图5。锁相环100包括数字相位检测器102、环路滤波器104、数控振荡器106，以及反馈分频器108。锁相环100可以是全数字锁相环。在一个实施例中，锁相环100可以是包括诸如数字相位检测器102的一个或多个数字组件的锁相环。锁相环100可以被配置以接收参考信号110，以及提供被锁相到参考信号110的输出信号112。
如图5所示，可以是数字参考信号的参考信号110耦合到数字相位检测器102的一个输入，并且由反馈分频器108输出的已分频的振荡器输出信号114经由线路114耦合到数字相位检测器102的另一输入。数字相位检测器102在线路116上输出数字相位误差信号。
数字相位检测器102输出的数字相位误差信号指示参考信号110与由反馈分频器108输出的已分频的振荡器输出信号之间在相位上的差别，并且用于控制数控振荡器106的频率。
图5中还示出，数字相位检测器102的输出经由线路116耦合到环路滤波器104的输入。环路滤波器104可以是数字环路滤波器，其可以是椭圆滤波器，并且可以被配置以接收由数字相位检测器102输出的数字相位误差信号，适当地对数字相位误差信号进行滤波，以及在线路118上提供数字调谐控制信号。椭圆滤波器提供明显的滚降，其有利地增加噪声衰减并且允许较宽的带宽。此外，与模拟环路滤波器相比，数字环路滤波器不会随过程或温度而显著地变化，并且具有随技术会有利地改变尺寸的过滤区域(在半导体模片上)。
图5中进一步示出，环路滤波器104的输出经由线路118耦合到数控振荡器106的输入。数控振荡器106可以被配置以接收由环路滤波器104在线路118上输出的数字调谐控制信号，利用数字调谐控制信号来适当地调整振荡器频率，以及提供被锁相到参考信号110的输出信号112。图5中还示出，由数控振荡器106输出的输出信号112，经由线路120耦合到反馈分频器108的输入。反馈分频器108可以被配置以接收线路120上的输出信号112，以本领域公知的方法通过适当的整数值分频输出信号112，以及在线路114上向数字相位检测器102输出已分频的振荡器反馈信号。
尽管显而易见的是，充分考虑了本文所公开的发明来实现以上所声明的目的，但是应该理解，本领域的技术人员可以设计出许多修改和实施例，并且意图在于所附权利要求涵盖落入本发明真正的精神和范围内的所有这样的修改和实施例。

Claims (21)

1.一种数字相位-频率检测器，其包括：
输入电路，所述输入电路用于在多个循环期间接收第一和第二输入信号，以及用于取决于在所述循环中给定的一个循环期间首先接收到所述第一和第二输入信号中的哪个，产生第一中间信号或第二中间信号；
输出电路，所述输出电路用于接收由所述输入电路产生的所述中间信号，以及用于在所述一个循环期间，取决于在所述一个循环期间所述输出电路接收到所述中间信号中的哪一个，输出第一输出信号或第二输出信号；以及
复位电路，所述复位电路连接至所述输入电路，用于在定义的条件下将复位信号应用于所述输入电路，以开始所述多个循环中新的一个，
其中，所述输入电路适于(i)在所述一个循环期间，当在所述第二输入信号之前接收到所述第一输入信号时，产生所述第一中间信号，以及(ii)在所述一个循环期间，当在所述第一输入信号之前接收到所述第二输入信号时，产生所述第二中间信号；以及
所述输出电路适于(i)在所述输出电路接收到所述第一中间信号时，输出所述第一输出信号，以及(ii)在所述输出电路接收到所述第二中间信号时，输出所述第二输出信号；
其中，所述复位电路包括：
完成电路，所述完成电路连接至所述输入电路，用于接收由所述输入电路产生的所述中间信号，并且连接至所述输出电路，用于接收由所述输出电路输出的所述输出信号，以及用于在所述一个循环期间，当所述输入电路产生所述中间信号之一，并且所述输出电路产生所述输出信号之一时，产生完成信号。
其中，所述复位电路进一步包括：
复位元件，所述复位元件连接至所述完成电路，用于从那里接收所述完成信号，并且其中，所述定义的条件之一是所述复位元件在所述一个循环期间接收所述完成信号。
2.根据权利要求1的数字相位-频率检测器，其中所述输出电路包括：
第一门，所述第一门用于从所述输入电路接收所述第一中间信号；以及
第二门，所述第二门用于从所述输入电路接收所述第二中间信号。
3.根据权利要求2的数字相位-频率检测器，其中所述第一门是与非门，以及所述第二门是与非门。
4.根据权利要求1的数字相位-频率检测器，其中所述输入电路包括：
第一锁存器，所述第一锁存器用于接收和锁存所述第一输入信号，以及用于在接收到所述第一输入信号时输出第一锁存信号；以及
第二锁存器，所述第二锁存器用于接收和锁存所述第二输入信号，以及用于在接收到所述第二输入信号时输出第二锁存信号。
5.根据权利要求4的数字相位-频率检测器，其中所述输入电路进一步包括互斥体，所述互斥体用于接收所述第一和第二锁存信号，以及用于在所述一个循环期间，(i)当所述互斥体在所述第二锁存信号之前接收到所述第一锁存信号时，产生所述第一中间信号，以及(ii)当所述互斥体在所述第一锁存信号之前接收到所述第二锁存信号时，产生所述第二中间信号。
6.根据权利要求4的数字相位-频率检测器，其中将所述复位信号应用于所述第一和第二锁存器，以复位所述锁存器。
7.根据权利要求4的数字相位-频率检测器，其中所述复位电路连接至所述第一和第二锁存器，并且所述定义的条件之一是所述复位电路在所述一个循环期间接收所述第一锁存信号以及接收所述第二锁存信号。
8.根据权利要求1的数字相位-频率检测器，其中所述完成电路包括：
第一门，所述第一门用于从所述输入电路接收所述第一中间信号；以及
第二门，所述第二门用于从所述输入电路接收所述第二中间信号。
9.根据权利要求8的数字相位-频率检测器，其中所述第一门是或非门，以及所述第二门是或非门。
10.根据权利要求8的数字相位-频率检测器，其中：
所述第一和第二门中的每一个都具有各自的输出；以及，
所述完成电路进一步包括用于从所述第一和第二门接收所述输出的第三门。
11.根据权利要求9的数字相位-频率检测器，其中：
所述第一门是或非门；
所述第二门是或非门；以及
所述第三门是或门。
12.一种操作包括输入电路和输出电路的数字相位-频率检测器的方法，所述方法包括以下步骤：
在多个循环期间将第一和第二输入信号传输至所述输入电路；
使用所述输入电路，用于取决于在所述循环中给定的一个循环期间首先将所述第一和第二输入信号中的哪个传输至所述输入电路，产生第一中间信号或第二中间信号；
将所述中间信号应用于所述输出电路；
使用所述输出电路，用于在所述一个循环期间，取决于在所述一个循环期间所述输出电路接收到所述中间信号中的哪一个，输出第一输出信号或第二输出信号；以及
在定义的条件下复位所述输入电路，以开始所述多个循环中新的一个，
其中，使用所述输入电路的步骤包括步骤：使用所述输入电路以(i)在所述一个循环期间，当在所述第二输入信号之前接收到所述第一输入信号时，产生所述第一中间信号，以及(ii)在所述一个循环期间，当在所述第一输入信号之前接收到所述第二输入信号时，产生所述第二中间信号；以及
使用所述输出电路的步骤包括步骤：使用所述输出电路以(i)在所述输出电路接收到所述第一中间信号时，输出所述第一输出信号，以及(ii)在所述输出电路接收到所述第二中间信号时，输出所述第二输出信号，
其中，所述复位步骤包括步骤：在所述一个循环期间，当所述输入电路产生所述中间信号之一，并且所述输出电路产生所述输出信号之一时，产生完成信号，
其中，所述定义的条件之一是在所述一个循环期间产生所述完成信号。
13.根据权利要求12的方法，其中所述输入电路包括第一和第二锁存器，并且其中：
将所述第一和第二输入信号传输至所述输入电路的步骤包括以下步骤：将所述第一输入信号传输至所述第一锁存器，以及将所述第二输入信号传输至所述第二锁存器；以及
使用所述输入电路的步骤包括以下步骤：当接收到所述第一输入信号时使用所述第一锁存器，用于输出第一锁存信号；以及当接收到所述第二输入信号时使用所述第二锁存器，用于输出第二锁存信号.
14.根据权利要求13的方法，其中所述输入电路进一步包括互斥体，并且其中：
使用所述输入电路的步骤进一步包括步骤：使用所述互斥体，用于接收所述第一和第二锁存信号，以及用于在所述一个循环期间，(i)当所述互斥体在所述第二锁存信号之前接收到所述第一锁存信号时，产生所述第一中间信号，以及(ii)当所述互斥体在所述第一锁存信号之前接收到所述第二锁存信号时，产生所述第二中间信号。
15.根据权利要求13的方法，其中所述复位步骤包括步骤：将复位信号应用于所述第一和第二锁存器，以复位所述锁存器。
16.根据权利要求13的方法，其中所述相位-频率检测器进一步包括复位电路，并且其中：
所述复位步骤进一步包括步骤：使用所述复位电路来产生复位信号，并且将所述复位信号应用于所述输入电路；以及
所述定义的条件之一是所述复位电路在所述一个循环期间接收所述第一锁存信号和所述第二锁存信号。
17.根据权利要求16的方法，其中：
所述复位步骤包括另外的步骤：将所述复位信号应用于所述第一和第二锁存器。
18.一种锁相环，其包括：
数字相位检测器，所述数字相位检测器被配置以接收参考信号和已分频的振荡器反馈信号，以及输出数字相位-频率误差信号；
所述数字相位-频率检测器包括：
i)输入电路，所述输入电路用于在多个循环期间接收第一和第二输入信号，以及用于取决于在所述循环中给定的一个循环期间首先接收到所述第一和第二输入信号中的哪个，产生第一中间信号或第二中间信号；
ii)输出电路，所述输出电路用于接收由所述输入电路产生的所述中间信号，以及用于在所述一个循环期间，取决于在所述一个循环期间所述输出电路接收到所述中间信号中的哪一个，输出第一输出信号或第二输出信号；以及
iii)复位电路，所述复位电路连接至所述输入电路，用于在定义的条件下将复位信号应用于所述输入电路，以开始所述多个循环中新的一个，
其中：所述输入电路适于(i)在所述一个循环期间，当在所述第二输入信号之前接收到所述第一输入信号时，产生所述第一中间信号，以及(ii)在所述一个循环期间，当在所述第一输入信号之前接收到所述第二输入信号时，产生所述第二中间信号；以及，
所述输出电路适于(i)在所述输出电路接收到所述第一中间信号时，输出所述第一输出信号，以及(ii)在所述输出电路接收到所述第二中间信号时，输出所述第二输出信号，
其中，所述复位电路包括：
完成电路，所述完成电路连接至所述输入电路，用于接收由所述输入电路产生的所述中间信号，并且连接至所述输出电路，用于接收由所述输出电路输出的所述输出信号，以及用于在所述一个循环期间，当所述输入电路产生所述中间信号之一，并且所述输出电路产生所述输出信号之一时，产生完成信号，
其中，所述复位电路进一步包括：
复位元件，所述复位元件连接至所述完成电路，用于从那里接收所述完成信号，并且其中，所述定义的条件之一是所述复位元件在所述一个循环期间接收到所述完成信号。
19.根据权利要求18的锁相环，其中所述输出电路包括：
第一门，所述第一门用于从所述输入电路接收所述第一中间信号；以及
第二门，所述第二门用于从所述输入电路接收所述第二中间信号。
20.一种操作锁相环的方法，所述锁相环包括数字相位检测器，所述数字相位检测器被配置以接收参考信号和已分频的振荡器反馈信号，以及输出数字相位-频率误差信号，所述方法包括以下步骤：
在多个循环期间将第一和第二输入信号传输至所述数字相位检测器的输入电路；
使用所述输入电路，用于取决于在所述循环中给定的一个循环期间首先将所述第一和第二输入信号中的哪个传输至所述输入电路，产生第一中间信号或第二中间信号；
将所述中间信号应用于所述相位检测器的输出电路；
使用所述输出电路，用于在所述一个循环期间，取决于在所述一个循环期间所述输出电路接收到所述中间信号中的哪一个，输出第一输出信号或第二输出信号；以及
在定义的条件下复位所述相位检测器的输入电路，以开始所述多个循环中新的一个，
其中：使用所述输入电路的步骤包括步骤：使用所述输入电路以(i)在所述一个循环期间，当在所述第二输入信号之前接收到所述第一输入信号时，产生所述第一中间信号，以及(ii)在所述一个循环期间，当在所述第一输入信号之前接收到所述第二输入信号时，产生所述第二中间信号；以及
使用所述输出电路的步骤包括步骤：使用所述输出电路以(i)在所述输出电路接收到所述第一中间信号时，输出所述第一输出信号，以及(ii)在所述输出电路接收到所述第二中间信号时，输出所述第二输出信号，
其中，所述复位步骤包括步骤：在所述一个循环期间，当所述输入电路产生所述中间信号之一，并且所述输出电路产生所述输出信号之一时，产生完成信号，
其中，所述定义的条件之一是在所述一个循环期间产生所述完成信号。
21.根据权利要求20的方法，其中所述输入电路包括第一和第二锁存器，并且其中：
将所述第一和第二输入信号传输至所述输入电路的步骤包括以下步骤：将所述第一输入信号传输至所述第一锁存器，以及将所述第二输入信号传输至所述第二锁存器；以及
使用所述输入电路的步骤包括以下步骤：当接收到所述第一输入信号时使用所述第一锁存器，用于输出第一锁存信号；以及当接收到所述第二输入信号时使用所述第二锁存器，用于输出第二锁存信号。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8943341B2 (en) 2012-04-10 2015-01-27 International Business Machines Corporation Minimizing power consumption for fixed-frequency processing unit operation
US8704566B2 (en) 2012-09-10 2014-04-22 International Business Machines Corporation Hybrid phase-locked loop architectures
US10892745B2 (en) * 2019-04-03 2021-01-12 Semtech Corporation Signal detector for GPON optical line terminal

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1253417A (zh) * 1998-11-06 2000-05-17 摩托罗拉公司 具有频率控制的相位检测器
CN1549492A (zh) * 2003-05-12 2004-11-24 瑞昱半导体股份有限公司 用于数字锁相环系统的相位频率检测器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57164620A (en) * 1981-04-02 1982-10-09 Sony Corp Phase comparator
JP2718664B2 (ja) * 1986-05-23 1998-02-25 株式会社日立製作所 位相同期検出回路
US5142555A (en) * 1990-11-13 1992-08-25 Dallas Semiconductor Corporation Phase detector
JP3695833B2 (ja) * 1996-04-05 2005-09-14 株式会社ルネサステクノロジ Ｐｌｌ回路
US6633184B2 (en) * 2000-05-19 2003-10-14 Yazaki Corporation Phase comparator and synchronizing signal extracting device
US6779126B1 (en) * 2000-08-31 2004-08-17 Micron Technology, Inc. Phase detector for all-digital phase locked and delay locked loops
US20040114702A1 (en) * 2002-12-12 2004-06-17 International Business Machines Corporation Bang-bang phase detector for full-rate and half-rate schemes clock and data recovery and method therefor
US7061276B2 (en) * 2004-04-02 2006-06-13 Teradyne, Inc. Digital phase detector
US7221201B2 (en) * 2004-08-11 2007-05-22 Micron Technology, Inc. Fast-locking digital phase locked loop
TWI274474B (en) * 2005-01-06 2007-02-21 Univ Nat Sun Yat Sen Phase-locked loop circuit and a method thereof
US7706496B2 (en) * 2005-01-31 2010-04-27 Skyworks Solutions, Inc. Digital phase detector for a phase locked loop
JP2006229417A (ja) * 2005-02-16 2006-08-31 Ricoh Co Ltd デジタルｐｌｌ装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1253417A (zh) * 1998-11-06 2000-05-17 摩托罗拉公司 具有频率控制的相位检测器
CN1549492A (zh) * 2003-05-12 2004-11-24 瑞昱半导体股份有限公司 用于数字锁相环系统的相位频率检测器

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