CN101026144A - 散热型立体封装构造及其制造方法 - Google Patents

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Abstract

一种散热型立体封装构造包括：具有一开口的一散热片；设于开口内的一加强环，该加强环具有一第一表面以及一第二表面；一第一芯片封装件的一第一基板容置在开口内并设置在加强环的第一表面；一第二芯片封装件的一第二基板设置在加强环的第二表面；其中该第一基板藉由复数个焊球与第二基板相连接。第一芯片封装件与第二芯片封装件所产生的热量藉由该散热片散发，并且该加强环可固定该第一芯片封装件与该第二芯片封装件，以防止第一芯片封装件与第二芯片封装件发生翘曲，从而有利于焊球的形成，确保产品的电性传输。本发明还提供了该散热型立体封装构造的制造方法。

Description

散热型立体封装构造及其制造方法
技术领域
本发明涉及一种立体封装构造(3D package)及其制造方法，特别是关于一种利用设置在一芯片封装件的一散热片定位另一芯片封装件的散热型立体封装构造及其制造方法。
背景技术
在常见的半导体封装型态中，一种立体封装构造将复数个芯片封装件相互堆叠，以达到多功能的目的，但由于这些芯片封装件在运作时，会产生大量的热量，因此必须装设散热组件以维持该立体封装构造的正常工作温度。此外，在堆叠芯片封装件时，须藉由一载具(boat)定位芯片封装件，以利芯片封装件的相互堆叠，从而导致生产成本增加。此外，如果载具的尺寸误差过大或芯片封装件的基板有毛边则会造成接合不良的情况，而导致该立体封装构造有冷接合的问题(cold joint issue)。另外，芯片封装件因多次回焊，也较容易产生翘曲(warpage)的现象。
图1所示为现有的一种立体封装构造100，包括一第一芯片封装件110、一第二芯片封装件120、复数个焊球130及复数个外导接组件140。该第一芯片封装件110包含一第一基板111以及一第一覆晶芯片112；该第一基板111具有一上表面113以及一下表面114；该第一覆晶芯片112以复数个凸块115覆晶接合于该第一基板111的下表面114，并以一底部填充材116密封凸块115。该第二芯片封装件120包含一第二基板121以及一第二覆晶芯片122；该第二基板121具有一上表面123以及一下表面124；该第二覆晶芯片122以复数个凸块125覆晶接合于该第二基板121的上表面123，并以一底部填充材126密封凸块125。焊球130形成于第一基板111的上表面113与第二基板121的下表面124之间，以电性连接该第一芯片封装件110与该第二芯片封装件120。外导接组件140设置在第一基板111的下表面114，以供接合另一电子组件(未图示)。
该立体封装构造100的第一芯片封装件110与第二芯片封装件120在运作时会产生热量，而导致该立体封装构造100因温度过高而造成效能降低，且该第一芯片封装件110与该第二芯片封装件120容易产生翘曲(warpage)的现象，而影响该立体封装构造100的结构强度及电性传输。此外，在堆叠该第一芯片封装件110与该第二芯片封装件120时，须使用订制的一载具(boat)，才能定位该第一芯片封装件110与该第二芯片封装件120，从而增加了生产成本，降低了生产效率。
因此，为克服上述现有技术存在的缺陷，有必要提供一种创新的散热型立体封装构造及其制造方法。
发明内容
本发明的目的之一在于提供一种散热型立体封装构造，包括一散热片、一第一芯片封装件及一第二芯片封装件。该散热片具有一开口以及在该开口内的一加强环。该第一芯片封装件的一第一基板容置在该开口内并设置在该加强环的一第一表面。该第二芯片封装件的一第二基板设置在该加强环的一第二表面，以该加强环固定该第一芯片封装件与该第二芯片封装件，防止该第一芯片封装件及该第二芯片封装件发生翘曲的情况。
本发明的另一目的在于提供一种散热型立体封装构造，其包含的一散热片具有一开口以及在该开口内的一加强环，一第一芯片封装件设置在该加强环的一第一表面，一第二芯片封装件设置在该加强环的一第二表面，以使该第一芯片封装件与该第二芯片封装件在运作时所产生的热量，可藉由该加强环传导至该散热片，以利散热。
本发明的再一目的在于提供一种散热型立体封装构造，其包含的一散热片具有一开口以及在该开口内的一加强环，一第一芯片封装件设置在该加强环的一第一表面，一第二芯片封装件设置在该加强环的一第二表面。藉由该散热片的该加强环限制位于该第一芯片封装件与该第二芯片封装件之间的复数个焊球的高度，以避免发生空焊或断路的情况。
本发明的又一目的在于提供一种散热型立体封装构造的制造方法，包括开设一开口在一散热片内并在该开口内设置一加强环，设置一第一芯片封装件于该加强环的一第一表面，以及设置一第二芯片封装件于该加强环的一第二表面。藉由该加强环固定该第一芯片封装件及该第二芯片封装件，以防止该第一芯片封装件及该第二芯片封装件发生翘曲的情况，并以该散热片散发该第一芯片封装件与该第二芯片封装件运作时所产生的热量。
为实现上述目的，本发明散热型立体封装构造，包括一散热片、一第一芯片封装件、一第二芯片封装件及复数个焊球。该散热片具有一开口以及在该开口内的一加强环，该加强环具有一第一表面、一第二表面。该第一芯片封装包含一第一基板，该第一基板容置在该散热片的该开口内并设置在该加强环的第一表面。该第二芯片封装件包含一第二基板，该第二基板设置在该加强环的第二表面。焊球形成在该第一芯片封装件的第一基板与该第二芯片封装件的第二基板之间并位于该散热片的加强环内，以连接该第一基板与该第二基板。
与现有技术相比，本发明散热型立体封装构造及其制造方法提供了一散热片，该散热片具有一开口以及在该开口内的一加强环。该散热片可达到散热的功效。此外，该散热片可定位第一芯片封装件与第二芯片封装件，以利该第一芯片封装件与该第二芯片封装件的堆叠接合，并防止该第一芯片封装件与该第二芯片封装件发生翘曲。另外，该散热片也可限制位于第一芯片封装件与第二芯片封装件之间的焊球的高度，以避免发生空焊或断路的情况。
以下结合附图与实施例对本发明作进一步的说明。
附图说明
图1为现有的一种立体封装构造的截面示意图。
图2为依据本发明的第一具体实施例，一种散热型立体封装构造的截面示意图。
图3为依据本发明的第一具体实施例，该散热片的立体示意图。
图4A至4C为依据本发明的第一具体实施例，该散热型立体封装构造在制造过程中的截面示意图。
图5为依据本发明的第二具体实施例，一种散热型立体封装构造的截面示意图。
图6为依据本发明的第三具体实施例，一种散热型立体封装构造的截面示意图。
图7为依据本发明的第四具体实施例，一种散热型立体封装构造的截面示意图。
具体实施方式
有关本发明的详细说明及技术内容，现就结合附图说明如下：
依本发明的第一具体实施例，请参阅图2及图3，一种散热型立体封装构造200包括一散热片210、一第一芯片封装件220、一第二芯片封装件230及复数个焊球240。在本实施例中该散热片210具有一开口211以及在该开口211内的一加强环212(stiffener ring)。该散热片210具有工型截面，且该加强环212一体形成于该散热片210。该加强环212具有一第一表面213以及一第二表面214，该开口211显露出该第一表面213及该第二表面214。该第一芯片封装件220包含一第一基板221。该第一基板221具有一上表面222以及一下表面223。该第一基板221容置在散热片210的开口211内并设置在加强环212的第一表面213，其可以一黏胶250黏设固定于该加强环212的第一表面213，以防止第一芯片封装件220的第一基板221发生翘曲的情况。该第一芯片封装件220另包含一第一芯片224及复数个凸块225。在本实施例中，该第一芯片224覆晶接合于该第一基板221的下表面223，并以凸块225电性连接至该第一基板221的该下表面223，且一底部填充材226密封凸块225。此外，该散热型立体封装构造200包含复数个外导接组件260，例如焊球或针脚(pin)。该外导接组件260设置在第一基板221的下表面223，并显露于散热片210的开口211，以供对外连接其它电子组件(未图示)。
该第二芯片封装件230包含一第二基板231，其具有一上表面232以及一下表面233。该第二基板231设置在加强环212的第二表面214，其以另一黏胶250黏设固定于该加强环212的该第二表面214，以防止第二芯片封装件230的第二基板231发生翘曲的情况。该第二芯片封装件230另包含一第二芯片234及复数个凸块235，该第二芯片234可为一覆晶芯片。该第二芯片234以凸块235电性连接至第二基板231的上表面232，并以一底部填充材236密封凸块235。
焊球240形成在第一芯片封装件220的第一基板221与第二芯片封装件230的第二基板231之间，且焊球240位于散热片210的加强环212内，以连接该第一基板221与该第二基板231，并使第一芯片封装件220与第二芯片封装件230相互堆叠。较佳地，可藉由该加强环212控制焊球240的高度，以防止焊球240有空焊或断路的情况发生。
该散热型立体封装构造200的第一芯片封装件220与第二芯片封装件230可藉由该散热片210定位，因此不需要另外备制载具(boat)。此外，该第一芯片封装件220与该第二芯片封装件230被固定于该加强环212，以防止该第一芯片封装件220与该第二芯片封装件230发生翘曲(warpage)。并且，该第一芯片封装件220与该第二芯片封装件230在运作时所产生的热量，可藉由该第一芯片封装件220的第一基板221、该第二芯片封装件230的第二基板231以及该加强环212传导至该散热片210，并由该散热片210散热。
图4A至图4C为该散热型立体封装构造200的制造方法的截面示意图。如图4 A所示，首先，提供一第一芯片封装件220，其包含一第一基板221及一第一芯片224。该第一基板221具有一上表面222以及一下表面223。该第一芯片224以复数个凸块225覆晶接合于第一基板221的下表面223。此外，复数个第一焊料凸块240A形成于第一基板221的上表面222。
请参阅图4B，接着，设置一散热片210(如图3所示)于该第一芯片封装件220的上表面222。在本实施例中，该散热片210具有一开口211以及在该开口211内的一加强环212。该加强环212具有一显露于该开口211的第一表面213以及一第二表面214。在本实施例中，一黏胶250形成于该加强环212，以黏着固定该第一基板221在该加强环212的第一表面213。
请参阅图4C，之后，设置一第二芯片封装件230于该散热片210的加强环212。该第二芯片封装件230包含一第二基板231以及一第二芯片234，该第二芯片234以复数个凸块235覆晶接合于该第二基板231的上表面232。在本实施例中，一黏胶250黏着该第二芯片封装件230于该加强环212的第二表面214。此外，复数个第二焊料凸块240B形成在该第二基板231的下表面233。该第一芯片封装件220与该第二芯片封装件230藉由该散热片210定位，以使该第二芯片封装件230的第二焊料凸块240B可对准该第一芯片封装件220的第一焊料凸块240A。较佳地，可形成一助焊剂270于第一焊料凸块240A或第二焊料凸块240B，以使第一焊料凸块240A与第二焊料凸块240B在一回焊步骤中熔融成复数个焊球240(如图2所示)。并且，该散热片210的该加强环212可限制位于该第一芯片封装件220与该第二芯片封装件230之间的焊球240的高度，以避免发生空焊或断路的情况。之后，可在该第一基板221的下表面223设置复数个外导接组件260。该外导接组件260显露于散热片210的开口211，以成为一散热型立体封装构造200(如图2所示)。
图5为依据本发明第二具体实施例的一散热型立体封装构造300，包括一散热片310、一第一芯片封装件320、一第二芯片封装件330以及复数个焊球340。该散热片310具有一开口311以及在该开口311内的一加强环312。在本实施例中，该加强环312为阶梯状，并具有一第一表面313以及一第二表面314，该第一表面313与该第二表面314显露于该开口311。该第一芯片封装件320设置在该开口311内，并包含一第一基板321及一第一芯片324。该第一基板321具有一上表面322以及一下表面323。该第一基板321容置在该散热片310的开口311内并设置在该加强环312的第一表面313。该第一芯片324以复数个凸块325接合于该第一基板321的下表面323，并以一底部填充材326密封凸块325。
该第二芯片封装件330包括一第二基板331及一第二芯片334。该第二基板331具有一上表面332以及一下表面333。该第二基板331容置在该散热片310的开口311内并设置在该加强环312的第二表面314。该第二芯片334以复数个凸块335接合于该第二基板331的上表面332，并由一底部填充材336密封凸块335。焊球340设置在该第一基板321的上表面322与该第二基板331的下表面333之间。该第一芯片封装件320被定位于该加强环312的该第一表面313，该第二芯片封装件330被定位于该加强环312的该第二表面314，以确保该第一芯片封装件320与该第二芯片封装件330的堆叠对位；并藉由该加强环312固定该第一芯片封装件320与该第二芯片封装件330，以防止该第一芯片封装件320与该第二芯片封装件330发生翘曲；并且，具有该加强环312的该散热片310可达到散热的功效。此外，该具有阶梯状的加强环312可限制位于该第一芯片封装件320与该第二芯片封装件330之间的焊球340的高度，以避免发生空焊或断路的情况。
图6为依据本发明第三具体实施例的一种散热型立体封装构造400，包括一散热片410、一第一芯片封装件420、一第二芯片封装件430及复数个焊球440。在本实施例中，该散热片410具有一开口411以及在该开口411内的一加强环412。该加强环412具有一第一表面413以及一第二表面414。该开口411显露出该第一表面413与该第二表面414。
该第一芯片封装件420包括一第一基板421、一第一芯片422、复数条焊线423以及一封胶体424。该第一基板421具有一上表面425以及一下表面426。该第一芯片422设置在该上表面425，并以焊线423电性连接至该第一基板421。该封胶体424密封保护该第一芯片422及焊线423。该第一基板421容置在该散热片410的该开口411内并设置在该加强环412的该第一表面413。一黏胶层450黏设固定该加强环412与该第一基板421，以防止该第一芯片封装件420的该第一基板421发生翘曲。此外，该散热型立体封装构造400包含复数个外导接组件460，在本实施例中，该外导接组件460为焊球。该外导接组件460设置在该第一基板421的该下表面426，并显露于该散热片410的该开口411。
该第二芯片封装件430包括一第二基板431、一第二芯片432、复数条焊线433以及一封胶体434。该第二基板431具有一上表面435以及一下表面436。该第二芯片432设置在该上表面435并以焊线433电性连接至该第二基板431。该封胶体434形成于该第二基板431的该上表面435，以密封保护该第二芯片432与焊线433。该第二基板431设置在该加强环412的该第二表面414，其以另一黏胶层450黏设固定于该加强环412的该第二表面414，以防止该第二芯片封装件430的该第二基板431发生翘曲。
焊球440形成在该第一基板421的该上表面425与该第二基板431的该下表面436之间并位于该第一芯片422周边，以电性连接该第一基板421与该第二基板431。该散热型立体封装构造400可藉由该加强环412控制焊球440的高度，以防止有空焊或断路的情况发生；并且，该第一芯片封装件420与该第二芯片封装件430在运作时所产生的热量，可藉由该散热片410散热。
图7为依据本发明第四具体实施例的一散热型立体封装构造500，包括一散热片510、一第一芯片封装件520、一第二芯片封装件530以及复数个焊球540。该散热片510具有一开口511以及在该开口511内的一第一表面512与一第二表面513。在本实施例中，该开口511为阶梯状，并显露该第一表面512与该第二表面513。该第一芯片封装件520包括一第一基板521、一第一芯片522、复数条焊线523以及一封胶体524。该第一基板521具有一上表面525以及一下表面526。该第一芯片522设置在该第一基板521的该上表面525，并以焊线523电性连接至该第一基板521。该封胶体524密封该第一芯片522与焊线523。当第一芯片封装件520结合于该散热片510，该第一基板521设置在该散热片510的该第一表面512。此外，复数个外导接组件550设置在该第一基板521的该下表面526并显露于该散热片510的该开口511，以供连接其它电子装置(未图示)。
该第二芯片封装件530包括一第二基板531、一第二芯片532、复数条焊线533以及一封胶体534。该第二芯片532设置在该第二基板531的一上表面535。焊线533电性连接该第二基板531与该第二芯片532，并由该封胶体534密封该第二芯片532与焊线533。当第二芯片封装件530结合于该散热片510，该第二基板531设置在该散热片510的该第二表面513。由于，该第一芯片封装件520被定位于该散热片510的该第一表面512，且该第二芯片封装件530被定位于该散热片510的该第二表面513，可确保该第一芯片封装件520与该第二芯片封装件530的堆叠对位，并防止有翘曲的现象发生，并且该散热片510可达到散热的功效。此外，该散热片510也可限制位于该第一芯片封装件520与该第二芯片封装件530之间的焊球540的高度，以避免发生空焊或断路的情况。
综上所述，本发明散热型立体封装构造及其制造方法提供了一散热片，该散热片具有一开口以及在该开口内的一加强环。该散热片可达到散热的功效。此外，该散热片可定位第一芯片封装件与第二芯片封装件，以利该第一芯片封装件与该第二芯片封装件的堆叠接合，并防止该第一芯片封装件与该第二芯片封装件发生翘曲。另外，该散热片也可限制位于第一芯片封装件与第二芯片封装件之间的焊球的高度，以避免发生空焊或断路的情况。

Claims (10)

1、一种散热型立体封装构造，包括：一散热片；一第一芯片封装件，包含一第一芯片及一第一基板，该第一芯片电性连接至第一基板；一第二芯片封装件，包含一第二芯片及一第二基板，该第二芯片电性连接至第二基板；以及复数个焊球，形成于第一芯片封装件的第一基板与第二芯片封装件的第二基板之间，以连接该第一基板与第二基板；其特征在于：
该散热片具有一开口以及在该开口内的一加强环，该加强环具有一第一表面及一第二表面；该第一基板容置在该散热片的开口内并设置在该加强环的第一表面；该第二基板设置在该加强环的第二表面；所述焊球位于该加强环内。
2、如权利要求1所述的散热型立体封装构造，其特征在于该散热片具有工型截面。
3、如权利要求2所述的散热型立体封装构造，其特征在于该散热型立体封装构造进一步包括复数个外导接组件，其设置在第一芯片封装件的第一基板。
4、如权利要求1所述的散热型立体封装构造，其特征在于该散热型立体封装构造进一步包括至少一黏胶层，其形成于加强环的第一表面与第二表面上，以黏结第一芯片封装件与第二芯片封装件。
5、一种散热型立体封装构造的制造方法，包括下列步骤：
提供一第一芯片封装件，该第一芯片封装件包含一第一基板；
设置一散热片于该第一芯片封装件；
设置一第二芯片封装件于该散热片，该第二芯片封装件包含一第二基板；以及
进行一回焊步骤，以形成复数个焊球在该第一基板与第二基板之间，以连接该第一基板与第二基板；其特征在于：
设置散热片这一步骤之前，进一步包括开设一开口在该散热片内并在该开口内设置一加强环，该加强环具有一第一表面以及一第二表面；设置散热片于第一芯片封装件的步骤中，该第一芯片封装件的第一基板容置在该散热片的该开口内并设置在该加强环的第一表面；设置第二芯片封装件于散热片的步骤中，第二芯片封装件的第二基板设置在该加强环的第二表面；在回焊步骤中，焊球位于该加强环内。
6、如权利要求5所述的散热型立体封装构造的制造方法，其特征在于该制造方法进一步包括形成一黏胶于该第一基板，以黏着该散热片的该加强环。
7、如权利要求5所述的散热型立体封装构造的制造方法，其特征在于在设置第二芯片封装件之前，该制造方法进一步包括形成一黏胶于该散热片的该加强环，以黏着该第二芯片封装件。
8、一种散热型立体封装构造，包括：一散热片；一第一芯片封装件，包含一第一芯片及一第一基板，该第一芯片电性连接至第一基板；一第二芯片封装件，包含一第二芯片及一第二基板，该第二芯片电性连接至第二基板；以及复数个焊球，连接该第一芯片封装件与该第二芯片封装件，以使该第一芯片封装件与该第二芯片封装件相互堆叠；其特征在于：
该散热片具有一阶梯状开口，以及在该开口内的一第一表面与一第二表面；该第一基板设置在该散热片的该第一表面；该第二基板设置在该散热片的该第二表面。
9、如权利要求8所述的散热型立体封装构造，其特征在于该散热型立体封装构造进一步包括复数个外导接组件，其设置在该第一芯片封装件的第一基板。
10、如权利要求9所述的散热型立体封装构造，其特征在于所述外导接组件显露于该散热片的该开口。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100539131C (zh) * 2007-11-29 2009-09-09 日月光半导体制造股份有限公司 电子元件封装结构
CN101656246B (zh) * 2008-08-19 2011-11-09 南茂科技股份有限公司 具有开口的基板的芯片堆叠封装结构及其封装方法
CN102856296A (zh) * 2012-09-24 2013-01-02 日月光半导体制造股份有限公司 堆迭式半导体封装件
CN108054123A (zh) * 2017-12-25 2018-05-18 普聚智能系统（苏州）有限公司 干冰自动清洗台
CN115132678A (zh) * 2022-08-30 2022-09-30 北京象帝先计算技术有限公司 晶片、晶片制备方法、芯片、芯片制备方法和电子设备
CN116207050A (zh) * 2023-05-05 2023-06-02 成都恪赛科技有限公司 一种相控阵tr芯片封装结构

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100539131C (zh) * 2007-11-29 2009-09-09 日月光半导体制造股份有限公司 电子元件封装结构
CN101656246B (zh) * 2008-08-19 2011-11-09 南茂科技股份有限公司 具有开口的基板的芯片堆叠封装结构及其封装方法
CN102856296A (zh) * 2012-09-24 2013-01-02 日月光半导体制造股份有限公司 堆迭式半导体封装件
CN108054123A (zh) * 2017-12-25 2018-05-18 普聚智能系统（苏州）有限公司 干冰自动清洗台
CN115132678A (zh) * 2022-08-30 2022-09-30 北京象帝先计算技术有限公司 晶片、晶片制备方法、芯片、芯片制备方法和电子设备
CN115132678B (zh) * 2022-08-30 2023-03-14 北京象帝先计算技术有限公司 晶片、晶片制备方法、芯片、芯片制备方法和电子设备
CN116207050A (zh) * 2023-05-05 2023-06-02 成都恪赛科技有限公司 一种相控阵tr芯片封装结构
CN116207050B (zh) * 2023-05-05 2023-07-07 成都恪赛科技有限公司 一种相控阵tr芯片封装结构

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