CN101021775A

CN101021775A - 一种四象限数字乘法器

Info

Publication number: CN101021775A
Application number: CN 200710073525
Authority: CN
Inventors: 刘小灵; 万巍
Original assignee: Chipsea Technologies Shenzhen Co Ltd
Current assignee: Chipsea Technologies Shenzhen Co Ltd
Priority date: 2007-03-14
Filing date: 2007-03-14
Publication date: 2007-08-22

Abstract

本发明适用于电子领域，提供了一种四象限数字乘法器，包括第一模数转换器、第二模数转换器、第一低通滤波器、相位补偿电路、第三低通滤波器、升采样电路、降采样电路以及第三乘法计算单元。本发明通过使用降采样电路来降低数字信号进入第三低通滤波器时的码率，降低了第三低通滤波器的成本及功耗，从而降低了四象限数字乘法器的成本及功耗。

Description

一种四象限数字乘法器

技术领域

本发明属于电子领域，尤其涉及一种四象限数字乘法器。

背景技术

在电子领域中，有时需要对两路信号进行乘法运算。例如在电能计量中，需要用电流与电压相乘得到电功率。用四象限模拟乘法器实现两路信号的乘积，所得结果的精度较低。为提高精度，现有技术中使用模数转换器，将模拟信号转换成数字信号，用四象限数字乘法器来实现两路信号的相乘。

目前，四象限数字乘法器主要有两种。第一种是双通道对等方式的四象限数字乘法器。第二种是单通道预处理四象限数字乘法器。

图1示出了现有技术提供的双通道对等方式的四象限数字乘法器的结构。它包括第一通道处理部分、第二通道处理部分、第一乘法计算单元15和第三低通滤波器16。第一通道处理部分包括第一模数转换器11和第一低通滤波器12。第二通道处理部分包括第二模数转换器13和第二低通滤波器14。在进入第一乘法计算单元15之前，一路模拟信号先经过第一通道的第一模数转换器11。第一模数转换器11将模拟信号转换成数字信号，然后将数字信号送入第一通道的第一低通滤波器12。第一低通滤波器12滤除第一模数转换器11产生的高频噪音后，将数字信号送入第一乘法计算单元15。另一路模拟信号进入第二通道后的处理过程与第一通道的信号处理过程相同，得到滤波后的数字信号进入第一乘法计算单元15。第一乘法计算单元15将两路数字信号相乘后送入第三低通滤波器16。通过第三低通滤波器16滤除相乘结果中的各种噪声。

这种四象限数字乘法器在相乘之前对两路二值或多值信号进行完全相同的处理。这种四象限数字乘法器优点是相乘结果精度高。但是，由于需要使用位数较高的乘法器和三个低通滤波器，四象限数字乘法器的制造成本就较高并且功耗较大。

图2示出了现有技术提供的单通道预处理四象限数字乘法器的结构。它包括第一通道处理部分、第二通道处理部分、第二乘法计算单元26和第三低通滤波器27。第一通道处理部分包括第一模数转换器21、第一低通滤波器22和升采样电路23。第二通道处理部分包括第二模数转换器24和相位补偿电路25。一路模拟信号先经过第一通道的第一模数转换器21。第一模数转换器21将模拟信号转换成数字信号并将数字信号输出到第一低通滤波器22。第一低通滤波器22滤除第一模数转换器21产生的高频噪音后，将数字信号送入升采样电路23。升采样电路23提高数字信号的码率并输出提高码率后的数字信号到第二乘法计算单元26。另一路模拟信号进入第二通道后，经过第二模数转换器24的模数转换后进入相位补偿电路25，再由相位补偿电路25输出补偿相位后的数字信号到第二乘法计算单元26，在第二乘法计算单元26中与第一通道输出的数字信号相乘，并把结果送入第三低通滤波器27。通过第三低通滤波器27滤除相乘结果中的各种噪声。

这种四象限数字乘法器在相乘之前只对其中一路二值或多值信号进行预处理，处理后的结果直接与另一路二值或多值的输入信号进行相乘。这种方式相对第一种方式的优点是不需要使用第二低通滤波器，节省了这一部分成本，同时，其所采用的第二乘法计算单元的结构也比较简单。但由于乘法运算的结果的数据码率等于二值或多值信号的码率，第三低通滤波器就需要工作在较高的频率下。这样就造成了第三低通滤波器的成本和功耗较高，从而总的成本和功耗也较高。

发明内容

本发明实施例的目的在于提供一种四象限乘法器，旨在解决现有的四象限数字乘法器的制造成本和功耗较高的问题。

本发明实施例是这样实现的，一种四象限数字乘法器，包括：

第一模数转换器，其输入端为四象限数字乘法器的一个输入端，用于将输入的模拟信号转换成数字信号；

第二模数转换器，其输入端为四象限数字乘法器的另一个输入端，用于将输入的模拟信号转换成数字信号；

第一低通滤波器，其输入端与第一模数转换器的输出端相连，用于滤除高频噪音；

相位补偿电路，其输入端与第二模数转换器相连，用于补偿数字信号的相位；

第三低通滤波器，其输出端为四象限数字乘法器的输出端，用于滤除相乘结果中的噪声；

升采样电路，其输入端与第一低通滤波器的输出端相连，用于提高低通滤波器输出的数字信号的码率，

所述四象限数字乘法器还包括：

降采样电路，其输入端与相位补偿电路的输出端相连，用于降低数字信号的码率；以及

第三乘法计算单元，其一个输入端与升采样电路的输出端相连，另一个输入端与降采样电路的输出端相连，其输出端与第三低通滤波器的输入端相连，用于将两路数字信号相乘。

本发明通过使用降采样电路来降低数字信号进入第三低通滤波器时的码率，从而降低了第三低通滤波器的成本及功耗，从而降低了总成本及总功耗。

附图说明

图1是现有技术提供的双通道对等方式的四象限数字乘法器的结构图；

图2是现有技术提供的单通道预处理四象限数字乘法器的结构图；

图3是本发明实施例提供的四象限数字乘法器的结构图；

图4是本发明实施例提供的乘法计算单元的结构图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明的实施例通过使用降采样电路来调整两路信号的码率，降低了数字信号进入第三低通滤波器时的码率。

图3示出了本发明实施例提供的四象限数字乘法器的结构。详述如下：

此四象限数字乘法器为非对称预处理结构的乘法器。它包括第一通道处理部分、第二通道处理部分、第三乘法计算单元37和第三低通滤波器38。第一通道处理部分包括第一模数转换器31，第一低通滤波器32和升采样电路33。其中，升采样电路33的实现方式可以为实际电路，也可为第三乘法计算单元37与第一低通滤波器32输出的结果的频率差。第二通道处理部分包括第二模数转换器34、相位补偿电路35和降采样电路36。其中，相位补偿电路35由若干个移位寄存器组成，寄存器的个数由具体的相位差来决定。

第一通道处理部分、第二通道处理部分都与第三乘法计算单元37的输入端相连。第三低通滤波器38则与第三乘法计算单元37的输出端相连。在第一通道处理部分中，第一模数转换器31的输入端即为四象限数字乘法器的一个输入端，输出端与第一低通滤波器32的输入端相连。第一低通滤波器32的输出端与升采样电路33的输入端相连。升采样电路33的输出端与第三乘法计算单元37的一个输入端相连。在第二通道处理部分中，第二模数转换器34的输入端即为四象限数字乘法器的另一个输入端，输出端与相位补偿电路35的输入端相连。相位补偿电路35的输出端与降采样电路36的输入端相连。降采样电路36的输出端与第三乘法计算单元37的另一个输入端相连。

一路模拟信号进入第二模数转换器34后，第二模数转换器34将模拟信号转换成数字信号并把此数字信号输出到相位补偿电路35中。由于使用了第二模数转换器34、第一低通滤波器32，或者输入的模拟信号的相位本来就不一致等原因，第一通道与第二通道的数字信号之间就存在相位差。相位补偿电路35对输入它的数字信号补偿相位，使得第一通道和第二通道中的数字信号的相位一致，并把结果输出给降采样电路36，降采样电路36按一定的降采样率降低第二通道中的数字信号的码率并把结果输出到第三乘法计算单元37。

另一路模拟信号进入第一模数转换器31后，第一模数转换器31将模拟信号转换成数字信号，并将数字信号送入第一低通滤波器32。第一低通滤波器32滤除第一模数转换器31产生的量化噪声、热噪声等高频噪声，并把滤波结果送到升采样电路33。虽然在第二通道中已经使用了降采样电路36对第二通道的数字信号进行了降采样，从而减小了第二通道的数字信号的码率，但由于所使用的降采样率不够大，第一通道的数字信号的码率还是比第二通道的小，于是升采样电路33通过升采样来提高第一通道的码率，并使得第一通道与第二通道中的数字信号的码率相等。然后，升采样电路33将码率提高后的数字信号输出给第三乘法计算单元37。

第三乘法计算单元37将其输入端的两个数字信号相乘，并把结果输出给第三低通滤波器38。通过第三低通滤波器38滤除相乘结果中的各种噪声。

图4示出了本发明实施例提供的第三乘法计算单元32的结构。

第三乘法计算单元37包括运算单元371和X选1逻辑单元372，数字信号1经过第一低通滤波器32滤波输出滤波后的数字信号R1，经过升采样进入运算单元，经过运算单元得到0、R1×(±1)、R1×(±2)、R1×(±2²)……R1×(±2^d-2)、R1×(±2^d-1)以及R1×(±2^d)。

相位补偿电路35由若干个移位寄存器组成，寄存器的个数由具体的相位差来决定。数字信号2经过相位补偿电路35后，再由降采样电路36进行降采样。作为本发明的一个实施例，降采样电路36采用的是一组寄存器。降采样则通过寄存器按照数字信号的同步时钟进行移位来实现。所需寄存器的个数为数字信号的位宽n与降采样率d的乘积。降采样的结果就一共有2^d种。此时，X选1逻辑单元372从2^d中选择一种结果，运算电路371则根据X选1逻辑单元372选择的结果相应地输出相乘结果。

第三乘法计算单元37会自动调整其码率，使其码率与从降采样电路36输出的数字信号的码率一致。而另一通道的升采样电路33则是根据降采样电路36输出的数字信号的码率对本通道的数字信号的码率进行调整。因此，相乘结果的码率由降采样电路36的输出码率决定。这样就降低了第三低通滤波器38的工作频率，即可降低了第三低通滤波器38的成本及功耗。而所采用的降采样电路36的成本及功耗小于第三低通滤波器38节省的成本及功耗。所以节省了总成本及总功耗。最后，从第三低通滤波器38输出相乘结果的直流分量。

本发明的实施例提供的四象限数字乘法器不需要使用一个很多位数的乘法计算单元，但又能够降低第三低通滤波器的成本及功耗，从而降低了四象限数字乘法器的成本及功耗。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

1、一种四象限数字乘法器，包括：

相位补偿电路，其输入端与第二模数转换器的输出端相连，用于补偿数字信号的相位；

其特征在于，所述四象限数字乘法器还包括：

2、如权利要求1所述的四象限数字乘法器，其特征在于，所述降采样电路为若干个移位寄存器。

3、如权利要求1所述的四象限数字乘法器，其特征在于，所述第三乘法计算单元包括运算单元和X选1逻辑单元。

4、如权利要求2所述的四象限数字乘法器，其特征在于，所述寄存器的数量为输入信号的位数与降采样的倍数的乘积。