CN101010797A - 具有SiGe源极/漏极区的EEPROM单元的制造 - Google Patents

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Abstract

一种EEPROM存储单元(400、700)使用硅－锗/硅(305；657、658)和发射极多晶硅薄膜(647、648)来制造浅源极/漏极区(437；753)，以便于增大相对于阱(110；510、513)的击穿电压。源极/漏极区被制造成深度约为100nm(0.1μm)且具有约等于或者大于14V的击穿电压。在双极型工艺中的阱的典型击穿电压约为10V。由于获得了增大的击穿电压，所以EEPROM存储单元能与双极型器件一起制于单个集成电路芯片上并且可在共同的半导体生产线上制造。

Description

具有SiGe源极/漏极区的EEPROM单元的制造
技术领域
本发明涉及集成电路的制造。更具体地说，本发明涉及制造具有可允许高电平编程电压的源/漏扩散的电可编程存储单元的装置及其方法。
背景技术
半导体存储器件通常可分类为易失性存储器件和非易失性存储器件。易失性存储器件还可分为动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)。非易失性存储器类型可包括掩膜只读存储器(MROM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)和电可擦可编程只读存储器(EEPROM)。另外，闪存EEPROM作为大容量存储器件是有利的，因为它相比于常规EEPROM具有更高的集成密度。
非易失性半导体存储器由于其具有在即使掉电之后仍能将数据保留在器件中的能力而得到广泛的应用。EEPROM是一种不仅具有上述这些特性而且还能够通过电擦除和写入存储器件来存储数据的非易失性半导体存储器。该编程过程可以重复成百上千个循环周期。
可将集成电路器件的种种类型相混合使用常常会方便不少，例如，EEPROM与其它存储器件或者双极型和MOSFET(BiCMOS)电路混合在单个集成电路芯片上。然而，由于在这些器件中所使用的典型阱所固有的低击穿电压(约等于或小于10V)以及闪存存储器件所需要的高编程电压(约11至15V)，还没有一种简单和经济的方法可将这两种类型的器件集成在单个集成电路中。
发明内容
本发明涉及一种EEPROM存储单元，它使用硅-锗/硅(SiGe/Si)薄膜或者还可使用与发射极多晶硅(Epoly)薄膜组合的SiGe/Si薄膜来制造浅CMOS源极/漏极区或者双极型发射极区，以增大阱的击穿电压。源极/漏极区及发射极区被制造成深度约为100纳米(nm)或者0.1微米(μm)，就阱而言约具有14V或以上的击穿电压。n型轻掺杂扩散(NLDD)的典型掺杂浓度为1E17/cm3，p型轻掺杂扩散(PLDD)的浓度为1E18/cm3，掩埋n+掺杂区(BN+)的浓度为5E17/cm3。典型的阱的深度约为3μm。
在组合的双极型—互补金属氧化物半导体(BiCMOS)的工艺中，常规的源/漏扩散是相对较深的，约为0.2μm。源/漏扩散的这一深度意味着耗尽层与阱的隔离比本发明的浅源/漏扩散区所提供的耗尽层隔离为少。在BiCMOS工艺中阱的典型击穿电压约为10V。由于采用本发明所获得的增大的击穿电压，EEPROM存储单元可用在BiCMOS工艺中使用的阱来生产。
本发明是一种制造集成电路的方法，它通过使n阱在半导体基片的最上层表面中制成，掺杂源掺杂区和漏掺杂区，以及掺杂组合漏/源掺杂区。阱和掺杂区全都制于半导体基片的最上层表面中。漏和源掺杂区、以及组合漏/源掺杂区全都用受体位置进行掺杂。栅极区的一部分也被掺杂成使之具有比漏或源掺杂区或者组合漏/源区更高浓度的受体位置。栅极区被掺杂成使之与漏极区电耦合，以便于EEPROM单元的存储器晶体管的编程。硅-锗以及随后的多晶硅沉积在源掺杂区和漏掺杂区上，从而形成外延硅-锗/硅区。用比漏或源掺杂区或者组合漏/源区更高的受体浓度来制造硅-锗/硅区。至少一个PMOS晶体管是由源极和组合漏/源掺杂区所制造的，PMOS晶体管被配置成可用作存储单元中的选择晶体管。至少又一个PMOS晶体管是由漏极和组合漏/源掺杂区所制造的，该PMOS晶体管被配置成可用作存储单元中的存储器晶体管。
另外，本发明也是一种制造EEPROM单元的方法，该EEPROM单元具有PMOS和NMOS晶体管，其中该PMOS晶体管和NMOS晶体管具有上述所讨论的至少两个PMOS晶体管所具有的类似益处。采用类似于上述所讨论的方法，通过将n阱制于半导体衬底或基片的最上层表面中就能制造集成电路。另外，p阱被制于半导体基片的最上层背面的其余范围的至少一部分中。在n阱中掺杂第一源掺杂区和第一漏掺杂区形成选择晶体管。在p阱中掺杂第二源掺杂区和第二漏掺杂区形成存储器晶体管。第一掺杂区都是受体位置，而第二掺杂区都是供体位置。在p阱中的一部分栅极区也被掺杂。栅极区具有比第二漏区或者第二源区都高的供体位置的浓度。栅极区被掺杂成使之与第二漏掺杂区电耦合，以便于EEPROM单元的存储器晶体管的编程。
本发明也是在单个集成电路芯片上制造的电子集成电路。该集成电路芯片包括：被配置成为选择晶体管的第一场效应晶体管(FET)、被配置成为作为存储器晶体管进行工作并与第一晶体管相耦合的第二FET、以及至少一个NPN或者PNP晶体管。第二FET被配置成具有约9V至15V的编程电压。对于具有PMOS选择晶体管的PMOS存储器晶体管来说，编程电压约为12V至15V。对于具有PMOS选择晶体管的NMOS存储器晶体管来说，编程电压约为9V至11V。第一FET和第二FET被配置成可作为EEPROM单元工作。
附图简要说明
图1示出具有外露的SiGe薄膜涂敷窗口的PMOS-PMOS EEPROM存储单元的横截面。
图2示出具有涂敷SiGe薄膜的PMOS-PMOS EEPROM存储单元的横截面。
图3示出具有SiGe薄膜的PMOS-PMOS EEPROM存储单元的横截面，其中SiGe薄膜是用高浓度硼掺杂的。
图4示出其中SiGe薄膜和硼扩散到源极/漏极区并涂敷金属触点的PMOS-PMOS EEPROM存储单元的横截面。
图5示出具有外露的薄膜涂敷窗口的PMOS-NMOS EEPROM存储单元的横截面。
图6示出PMOS-NMOS EEPROM存储单元的横截面，其中采用标准n型源极/漏极区扩散在PMOS选择器件和NMOS存储器件中涂覆了SiGe薄膜。
图7示出PMOS-NMOS EEPROM存储单元的横截面，其中采用n-Epoly源极/漏极区在PMOS选择器件和NMOS存储器件中涂覆了SiGe薄膜。
具体实施方式
本发明的电子存储器件的源/漏结相对于PMOS-PMOS型存储单元的阱具有较高(例如，约14V或者约12至15V)的击穿电压。在典型的双极型工艺中，阱的击穿电压仅仅只有约10V。较低的阱击穿电压是由于较深(例如，约200nm或者大于200nm(0.2μm))的源/漏掺杂区。对于PMOS选择器件和NMOS存储器件来说，产生约9至11V的编程电压。使用本发明的硅-锗/硅薄膜来制造MOS器件的源极/漏极区会产生浅的结和最终较高的击穿电压。因此，高的击穿电压允许本发明可以在集成CMOS/双极型(即BiCMOS)线上制造，从而允许在集成电路中形成EEPROM和BICMOS器件。
参看图1至图7，将根据下列工艺步骤叙述本发明的示例性实施例。图1包括用于创建诸如EEPROM单元和NPN晶体管的电子器件结构的掺杂区的横截面100。图1还进一步包括基片(衬底)105、掺杂的n阱110、轻掺杂存储器晶体管漏掺杂区124、存储器晶体管栅掺杂区125、轻掺杂漏/源掺杂区122，以及轻掺杂选择晶体管源掺杂区120。所有的掺杂区都可以用业内普通技术人员所熟悉的工艺来形成。另外，n阱110可以是采用n型掺杂的外延沉积层。
基片105通常是硅晶片。在该实施例中，硅晶片包含有p型杂质。另外，另一元素族IV半导体或者化合物半导体(例如，III-V或者II-VI族)可被选择用于基片105。对于p型硅基片105来说，外延沉积层和注入可形成含有供体类型杂质的n阱110。存储器晶体管漏掺杂区124和漏/源掺杂区122可用p型杂质来注入，而存储器晶体管栅极掺杂区125是掩埋的p型(p+)。存储器晶体管栅掺杂区125可用于形成耦合电容器的底板和用于叠加隧道二极管窗口(TDW)上的重掺杂区，以下将作进一步详细的讨论。
在一具体示例性实施例中，存储器漏掺杂区124、存储器栅掺杂区125、漏/源掺杂区122，以及选择源掺杂区120都可用离子注入步骤加上驱入步骤(例如快速热退火(RTA))来产生，以使结的深度为约100nm(0.1μm)。
图1还包括在掺杂区上涂敷的薄膜叠层的横截面。此薄膜叠层包括栅极氧化层161、隧道二极管窗口(TDW)135、存储器晶体管栅极多晶硅层130和选择晶体管栅极多晶硅层140。栅极氧化层161是热生长或者沉积的，例如通过化学气相沉积(CVD)沉积的。在栅极氧化层161生长或沉积之后，以及在多晶硅层130沉积之前，在栅极氧化层161中形成一开孔，尤其是形成了TDW 135。可通过施加光致抗蚀胶(未示出)、光刻曝光光致抗蚀胶层，以及显影和蚀刻光致抗蚀胶层，以形成用于TDW135的蚀刻掩膜。接着，可通过各种蚀刻技术来蚀刻TDW135，例如，湿法蚀刻(即，在标准的缓冲氧化蚀刻中所包含的氢氟酸蚀刻，或者正磷酸蚀刻)或者干法蚀刻(例如，反应离子蚀刻(RIE))技术。进行简单的热氧化步骤就能生长出TDW135的薄隧道氧化物。
在一具体示例性实施例中，栅极氧化层161可热生长并且具有18nm至20nm(180-200)的厚度，而TDW135的氧化物具有7nm(70)的厚度。
进一步参看图1，多晶硅层可采用曝光、显影和蚀刻所涂覆的光致抗蚀胶层(未示出)以及蚀刻多晶硅层的方法进行图形化；所采用的技术都是业内熟练技术人员所熟悉的。在蚀刻之后，多晶硅层形成了存储器晶体管栅极多晶硅区130和选择晶体管栅极多晶硅区140。
在存储器晶体管栅极多晶硅区130和选择晶体管栅极多晶硅区140上沉积氮化层(未图示)。对氮化层进行图形化和干法蚀刻(例如，采用RIE)，以便于形成环绕着栅极多晶硅区130和140的氮化物隔离115。取决于在RIE工艺中所选择使用的蚀刻剂的选择性，可存在一些氮化层的过蚀刻并且进入到栅极氧化层161。如果工艺考虑到以上所讨论的集成CMOS/双极型技术，氮化层隔离115的形成就结束了CMOS工艺步骤。
双极型器件形成工艺从CVD氧化物160和第二多晶硅层165的沉积开始。将覆盖在CVD氧化物160和第二多晶硅层165上的光致抗蚀胶层(未示出)进行曝光、显影和蚀刻。蚀刻后的光致抗蚀胶层用作蚀刻CVD氧化物160和第二多晶硅层165的蚀刻掩膜，以便于产生硅-锗(SiGe)窗口155。
参看图2，将SiGe/Si薄膜205沉积到SiGe窗口中(即，存储器晶体管漏掺杂区124和选择晶体管源掺杂区120(见图1))上和周围区之上。
参看图3，SiGe/Si薄膜205用例如硼掺杂，以便于产生掺杂的SiGe/Si薄膜305。掺杂之后，再涂敷一光致抗蚀胶层(未示出)。尤其是，光致抗蚀胶和下层SiGe/Si薄膜305的光刻图形曝光、显影和蚀刻产生了用于存储器和选择器件的源/漏接触区457(见图4)。
参看图4，蚀刻硼注入薄膜305并在源/漏接触掺杂区457中形成浅的掺杂区437。这些浅的掺杂区具有比周围掺杂的漏掺杂区124和源掺杂区120更高的受体浓度。这一在浅的深度上的高受体浓度产生了相对于本发明阱较高的击穿电压的特性。这是通过在各个接触掺杂区457上的高浓度437的浅掺杂完成的，从而允许形成耗尽层与掺杂n阱110隔离的较大分离。
再参看图4，金属触点467形成为耦合到源/漏接触区457。可采用业内熟练技术人员所公知的工艺来形成金属触点467。这些工艺主要涉及，例如，在现有的结构上沉积CVD介质层，图形化和在介质中蚀刻通孔(每个源/漏接触区457上各一个)，在通孔的内壁上沉积氮化钛(TiN)或者钛(Ti)衬垫，并在各个有衬的通孔内沉积钨(W)或者铜(Cu)。
参看图5，EEPROM存储单元具有用作选择器件的PMOS晶体管501和用作存储器件的NMOS晶体管503。PMOS晶体管由在n阱区510内的多晶硅栅极530与掺杂的源极区520和掺杂的漏极区522一起形成。N阱区是施加在外延层(未示出)上的，该外延层生产在轻掺杂(例如，7E14/cm3，p型)半导体基片505材料上。NMOS晶体管503驻留在p型阱(p阱)513中、并且与n阱510和PMOS晶体管隔离。浅的沟槽隔离(STI)结构555可用于这一电性能分离。
存储器件的NMOS晶体管503形成类似于上述存储器晶体管的PMOS形成。简单地说，NMOS存储器晶体管503的结构是源掺杂区525、漏掺杂区523、与漏掺杂区523相耦合从而形成TDW 538的底板的栅掺杂区528、多晶硅栅极533、栅极氧化层561，以及环绕多晶硅栅极533的氮化物隔离518。
类似于上述PMOS-PMOS EEPROM单元的制造(见图1至图4)，PMOS-NMOS结构用CVD氧化层薄膜560和第二多晶硅层565来覆盖。覆盖着CVD氧化层560和第二多晶硅层565的光致抗蚀胶层(未示出)被曝光、显影和蚀刻。蚀刻后的光致抗蚀胶层用作蚀刻CVD氧化层560和第二多晶硅层565的蚀刻掩膜，从而制成用于PMOS晶体管501的第一SiGe窗口556和用于SiGe薄膜或者发射极多晶硅薄膜的NMOS存储器晶体管503上的第二SiGe窗口558，以作进一步的讨论。
参看图6，PMOS-NMOS EEPROM存储单元的一示例性实施例具有用SiGe/Si薄膜沉积的SiGe窗口556和558(见图5)。PMOS晶体管501用高浓度的p型材料(例如硼)掺杂到源区648和漏区647中。NMOS晶体管530用高浓度的n型材料(例如砷)掺杂到源区658和漏区657中。与上述PMOS-PMOS实施例(见图1至图4)一样，在源/漏掺杂区647、648、657和658内形成浅的高浓度区653，这源自所涂覆薄膜(未示出)的高浓度掺杂剂。在浅的深度上的此高浓度产生相对于本发明的阱510和513的高击穿电压的特性。
参看图7，PMOS-NMOS EEPROM存储单元的另一示例性实施例具有用SiGe/Si薄膜沉积的SiGe窗口556(见图5)。PMOS晶体管501用高浓度的p型材料(例如硼)在源区648和漏区647上进行掺杂。在NMOS源/漏极上的窗口(见图5)是e-poly窗口，其中涂覆和掺杂(例如，用高浓度的砷)发射极薄膜(未示出)，随后再涂覆另一层光致抗蚀胶层(未示出)。在源/漏掺杂区647、648、757和758中形成浅的高浓度区753，这源自所涂覆薄膜(未示出)的高浓度掺杂剂。此浅深度处的高浓度产生相对于本发明的阱510和513的高击穿电压的特性。光致抗蚀胶的光刻曝光、显影和蚀刻与下层的发射极多晶硅薄膜产生NMOS晶体管503的源接触区758和漏接触区757。
金属化步骤(未示出)是业内熟练技术人员所公知的，将用于在后续工艺步骤中提供适用于CMOS和双极型器件的实际连接端点。在完成图4、6和7所示的主要工艺步骤之后，将采用业内熟练技术人员所公知的技术，例如，其它金属化、电子测试和封装步骤来完成半导体存储单元器件和一个或多个双极型器件。例如，双极型器件可通过在n阱区上层叠SiGe和发射极多晶硅薄膜来形成。SiGe和发射极多晶硅薄膜分别形成基极和发射极。例如，n阱区形成例如npn器件的集电极。
虽然已经详细地示出和描述了工艺步骤和技术，但是业内熟练技术人员应意识到也可使用其它技术和方法，只是这些技术和方法仍都包括于本发明的范围之内。例如，一些常用于沉积薄膜层的技术(例如，化学气相沉积、等离子体增强气相沉积、外延沉积、原子层沉积，等等)。尽管不是所有技术都适于本文所述的所有薄膜类型，但是业内熟练技术人员将意识到可使用多种用于沉积给定类型的层和/或薄膜的方法。另外，各种技术可用于半导体中的掺杂区。虽然在示例性实施例中已经描述的是注入法，但是业内熟练技术人员应意识到诸如扩散之类的其它掺杂工艺也可使用或者与本文所述的注入工艺相结合。此外，上面已经以水平设置的CMOS和双极型器件的方式描述了整个布局。然而，业内熟练技术人员仍会意识到所揭示的本发明也可容易地应用于垂直设置的器件。因此，本发明的范围仅仅只受所附权利要求的范围的限制。

Claims (27)

1.一种制造集成电路的方法，包括：
在半导体基片的最上层表面中制成n阱；
将源掺杂区、漏掺杂区和组合漏/源掺杂区掺杂在所述半导体基片的最上层表面中，所述漏掺杂区、所述源掺杂区和所述组合漏/源掺杂区是轻掺杂受体位置；
掺杂与所述漏掺杂区相耦合的栅掺杂区，所述栅掺杂区具有比所述掺杂区或者所述漏/源掺杂区更高的受体位置浓度；
靠近所述栅掺杂区沉积浮置栅极区，所述浮置栅极区被配置成浮置编程栅极；
在所述源掺杂区和所述漏掺杂区上沉积硅-锗和硅，以形成外延硅-锗/硅区，所述-硅锗/硅区具有比所述掺杂区或所述漏/源掺杂区更高的受体浓度；
由所述源掺杂区和所述组合漏/源掺杂区制造PMOS晶体管，所述PMOS晶体管被配置成用作存储单元中的选择晶体管；
由所述漏掺杂区、所述栅极掺杂区、所述组合漏/源掺杂区和所述浮置栅极区制造PMOS晶体管，所述PMOS晶体管被配置成用作存储单元中的存储器晶体管；以及，
在所述集成电路中制造至少一个双极型器件，所述至少一个双极型器件与所述选择晶体管和所述存储器晶体管电连通，并具有足以承受所述存储单元的编程电压的击穿电压。
2.如权利要求1所述的制造集成电路的方法，其特征在于，在所述半导体基片的最上层表面上沉积外延层制生所述n阱，所述外延层被掺杂使之具有比所述半导体基片掺杂位置的浓度更高的供体位置的浓度。
3.如权利要求1所述的制造集成电路的方法，其特征在于，所述n阱是通过掺杂所述半导体基片最上层表面的至少一部分而产生的，以使之具有比所述半导体基片掺杂位置的浓度较高的供体位置的浓度。
4.如权利要求1所述的制造集成电路的方法，其特征在于，还包括由硅-锗/硅区来制成至少一个NPN或PNP晶体管的集电极、基极和发射极区。
5.如权利要求1所述的制造集成电路的方法，其特征在于，还包括隧道二极管窗口，其中所述隧道二极管窗口处于掺杂的栅掺杂区的附近，并且在所述隧道二极管窗口中的氧化层约为7nm厚。
6.如权利要求1所述的制造集成电路的方法，其特征在于，所述源掺杂区、所述漏掺杂区、所述组合漏/源掺杂区以及所述栅掺杂区都掺杂到约100nm的深度。
7.一种电子集成电路，包括：
第一PMOS晶体管，它被配置成可控制存储器晶体管的工作；
第二PMOS晶体管，它被配置成可作为具有浮置编程栅极并且与所述第一PMOS晶体管相耦合的存储器晶体管来工作，所述第二PMOS晶体管被配置成具有从12V至15V的编程电压，所述第一PMOS晶体管和第二PMOS晶体管被配置成可作为EEPROM单元来工作；以及，
至少一个双极型器件，所述至少一个双极型器件与所述选择晶体管和所述存储器晶体管电连通，并被配置成所具有的击穿电压大于或者等于所述NMOS晶体管的编程电压。
8.如权利要求7所述的电子集成电路，其特征在于，所述第一PMOS晶体管包括源掺杂区和组合漏/源掺杂区，其中所有所述掺杂区都掺杂到约100nm的厚度。
9.如权利要求7所述的电子集成电路，其特征在于，所述第二PMOS晶体管包括组合漏/源掺杂区、栅掺杂区和漏掺杂区且各个掺杂区都掺杂到约100nm的厚度，所述第二PMOS晶体管还进一步包括位于所述栅掺杂区附近的浮置编程栅极。
10.如权利要求9所述的电子集成电路，其特征在于，所述栅掺杂区与所述漏掺杂区相耦合。
11.如权利要求7所述的电子集成电路，其特征在于，所述第二PMOS晶体管还进一步包括隧道二极管窗口。
12.如权利要求11所述的电子集成电路，其特征在于，所述隧道二极管窗口中的氧化层为约7nm厚。
13.一种制造集成电路的方法，包括：
在半导体基片的最上层表面中制成p阱和n阱；
将第一源掺杂区和第一漏掺杂区掺杂在所述n阱内半导体基片的最上层表面中，所述第一漏掺杂区和所述第一源掺杂区都是轻掺杂受体位置；
将第二源掺杂区和第二漏掺杂区掺杂在所述p阱内半导体基片的最上层表面中，所述第二漏掺杂区和所述第二源掺杂区都是轻掺杂供体位置；
在所述p阱内掺杂栅掺杂区并使之与所述第二漏掺杂区相耦合，所述栅极掺杂区具有比所述第二掺杂区更高浓度的供体位置；
在所述栅掺杂区附近沉积浮置栅极区，所述浮置栅极区被配置成可用作浮置编程栅极；
在所述第一源掺杂区和所述第一漏掺杂区上沉积硅-锗和硅，以形成第一多个外延硅-锗/硅区，所述第一多个外延硅-锗/硅区具有比所述第一掺杂区高的受体浓度；
在所述第二源掺杂区和所述第二漏掺杂区上沉积硅-锗和硅，以形成第二多个外延硅-锗/硅区，所述第二多个外延硅-锗/硅区具有比所述第二掺杂区为高的供体浓度；
由所述第一漏掺杂区和第一源掺杂区制造PMOS晶体管，所述PMOS晶体管被配置成可用作存储单元中的选择晶体管；
由所述第二漏掺杂区、所述栅掺杂区、第二源掺杂区和浮置栅极区制成NMOS晶体管，所述NMOS晶体管被配置成可用作存储单元中的存储器晶体管；
将所述第一漏掺杂区和所述第二漏掺杂区相耦合，以用作电子存储单元；以及，
在所述集成电路中制造至少一个双极型器件，所述至少一个双极型器件与所述选择晶体管和存储器晶体管电连通，并具有足以承受存储单元编程电压的击穿电压。
14.如权利要求13所述的制造集成电路的方法，其特征在于，所述n阱是通过在所述半导体基片的最上层表面沉积外延层，并对所述外延层进行掺杂使之具有比所述半导体基片的掺杂位置的浓度更高的供体位置的浓度而制成的。
15.如权利要求13所述的制造集成电路的方法，其特征在于，所述p阱是通过在所述半导体基片的最上层表面沉积外延层，并对所述外延层进行掺杂使之具有比所述半导体基片的掺杂位置的浓度更高的受体位置的浓度而制成的。
16.如权利要求13所述的制造集成电路的方法，其特征在于，所述n阱是通过掺杂所述半导体基片的最上层表面的至少一部分，并使之具有比所述半导体基片的掺杂位置的浓度更高的供体位置的浓度而制成的。
17.如权利要求13所述的制造集成电路的方法，其特征在于，所述p阱是通过掺杂所述半导体基片的最上层表面的至少一部分，以使之具有比所述半导体基片的掺杂位置的浓度更高的受体位置的浓度而制成的。
18.如权利要求13所述的制造集成电路的方法，其特征在于，还包括由第二多个硅-锗/硅区来制成至少一个NPN或PNP晶体管的集电极、基极和发射极区。
19.如权利要求13所述的制造集成电路的方法，其特征在于，还包括隧道二极管窗口，所述隧道二极管窗口位于掺杂的栅掺杂区的附近，并且在所述隧道二极管窗口中的氧化层约为7nm厚。
20.如权利要求13所述的制造集成电路的方法，其特征在于，所述第一源掺杂区、第一漏掺杂区、第二源掺杂区、第二漏掺杂区以及所述栅掺杂区都掺杂到约100nm的深度。
21.一种电子集成电路，包括：
PMOS晶体管，它被配置成控制存储器晶体管的工作；
NMOS晶体管，它被配置成可作为具有浮置编程栅极并且与所述PMOS晶体管相耦合的存储器晶体管来工作，所述NMOS晶体管被配置成具有从9V至11V的编程电压，所述PMOS晶体管和NMOS晶体管被配置成可作为EEPROM单元工作；以及，
至少一个双极型器件，所述至少一个双极型器件与所述选择晶体管和存储器晶体管电连通并被配置成具有大于或者等于所述NMOS晶体管的编程电压的击穿电压。
22.如权利要求21所述的电子集成电路，其特征在于，所述PMOS晶体管包括PMOS漏掺杂区和PMOS源掺杂区，它们都掺杂到约100nm的厚度。
23.如权利要求21所述的电子集成电路，其特征在于，所述NMOS晶体管包括NMOS漏掺杂区、NMOS栅掺杂区和NMOS源掺杂区，其中所有掺杂区都被掺杂到约100nm的厚度，所述NMOS晶体管还进一步包括位于所述栅掺杂区附近的浮置编程栅极。
24.如权利要求23所述的电子集成电路，其特征在于，所述栅掺杂区与所述第二漏掺杂区相耦合。
25.如权利要求21所述的电子集成电路，其特征在于，所述PMOS晶体管包括第一漏掺杂区和第一源掺杂区，所述NMOS晶体管包括第二漏掺杂区、栅掺杂区和第二源掺杂区，其中所述第一漏掺杂区和所述第二漏掺杂区相耦合，所述PMOS晶体管和NMOS晶体管被配置成可作为EEPROM单元工作。
26.如权利要求21所述的电子集成电路，其特征在于，所述NMOS晶体管还包括隧道二极管窗口。
27.如权利要求34所述的电子集成电路，其特征在于，所述隧道二极管窗口中的氧化层为约7nm厚。
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