CN100570839C - 一种mos组件的结构 - Google Patents

Abstract

本发明一种MOS组件的结构，于源/漏极内之高浓度离子区(第一离子区及第二离子区)上与门极结构上，设有图案化金属硅化物层。位于第一离子区及第二离子区上的图案化金属硅化物层的水平宽度，小于第一离子区及第二离子区的水平宽度。此种栅极结构能保持原有的高击穿电压的特性，于栅极结构上及第一离子区及第二离子区上的图案化金属硅化物，可以降低与外部导电层连接时的接触电阻，增加与硅基板的附着性。

Description

一种MOS组件的结构

技术领域

本发明涉及一种MOS组件的结构，是一种在MOS组件结构中添加图案化金属硅化物的结构，特别涉及一种将图案化金属硅化物的水平宽度限缩在小于MOS组件结构中源/漏极内之高浓度离子区的水平宽度的一种结构。

背景技术

漏极工程最早的努力，是使用一个称为双扩散漏极的工艺，此技术中，磷及砷均植入基板中以形成源极和漏极扩散。因为磷的扩散较砷快，通常边缘的分布主要是磷，且接面不至于太陡。由干侧面扩散之故，栅极电极下将扩展类似的渐变分布。而后发展出侧向双扩散漏极。利用此方法可减少电场尖峰值20％以上。

现有的高电压栅极结构是在一栅极堆栈两侧的源/漏极内，再制作出一相较于源/漏极区域离子浓度更高的区域，这种栅极结构在承受电压方面有不错的表现，但在源/漏极区域上直连接其它的导电层，如铝、铜等，导电层的材料对以硅为基板的附着力并不良好，两者之间的接触电阻也不低，就算为了降低导电层与基板之间的接触电压，采用自行对准金属硅化物工艺来降低接触电阻，却会因为在间隙壁(spacer)与图案化金属硅化物(Salicide)之间的接合面引发漏电(leakage)的问题。

为解决现有技术上述之问题，本发明提出一种利用深亚微米技术制造高电压装置的方法：先制作一具有半导体组件的基板，于基板上制作栅极结构及间隙壁后；于制作后的基板上设金属层，并加设一组图案化掩膜于金属层上，图案化掩膜位于栅极结构上方、源/漏极内的高浓度离子区位置上方，源/漏极内的高浓度离子区位置上方的图案化光刻胶其水平宽度分别小于源/漏极内的高浓度离子区位置的水平宽度，以此组图案化光刻胶对金属层进行刻蚀，刻蚀后进行回火，并加入溶剂将未反应的金属加以去除，完成本发明的结构；相较于现有技术，本发明的结构可以承受更高的接触电阻及维持击穿电压。

发明内容

本发明的主要目的在于，提供一种MOS组件的结构，其控制图案化金属硅化物层位于源/漏极内的高浓度离子区位置，相较于现有技术更可降低接触电阻，维持栅极结构的击穿电压。

为达上述目的，本发明的适用于半导体的高电压结构是于沉积金属层后加设一组图案化光刻胶于金属层上，将未被图案化光刻胶掩膜覆盖的金属层加以刻蚀去除，再经由加温回火，使金属层下方与硅基板反应成图案化金属硅化物层，再添加溶剂去除未反应的金属层；图案化金属硅化物层位于栅极结构上、源/漏极内的高浓度离子区位置，相较于现有技术图案化金属硅化物层位于栅极结构上、整个源/漏极内，本发明更能够降低接触电阻并维持栅极结构的击穿电压。

以下结合附图及实施例进一步说明本发明。

附图说明

图1(a)至图1(1)为本发明较佳实施例在制作MOS组件的各步骤构造剖视图。

图2为本发明实施方式流程图。

标号说明

10 基底

20 STI区域

30 栅极氧化层

40 多晶硅层

50 源极

60 漏极

70 第一离子区

80 第二离子区

90 介电层

95 间隙壁

100 图案化光致抗蚀涂层

110 金属层

120 图1的图案化光致抗蚀涂层

130 图案化金属图案化金属硅化物图案化金属硅化物层

具体实施方式

图1(a)至图1(1)为本发明较佳实施例在制作MOS组件的各步骤构造剖视图，图2为本发明实施方式流程图。请同时参照图1及图2。

首先，进行步骤S10，提供具有半导体组件基底10，如图1(a)所示，基底10上已具有STI区域20、栅极结构(由栅极氧化层30及多晶硅层40组成)，栅极结构的源/漏极(50及60)及源/漏极(50及60)内的分别有第一离子区70及第二离子区80，第一离子区70及第二离子区80的离子浓度的较源/漏极(50及60)高，第一离子区70及第二离子区80垂直深度未贯穿源/漏极(50及60)的垂直高度。

再来进行步骤S20，请参照图1(b)，于完成S10后的基底10上沉积介电层90，沉积的方式为低压化学汽相沉积技术，介电层90的材料可以选用二氧化硅、氮化硅或二氧化硅加氮化硅的化合物组成；之后进行步骤S30，请参照图1(c)，于栅极结构上方，设图案化光致抗蚀涂层100，在设图案化光致抗蚀涂层100前也可先做一回刻蚀的工艺，去除部分的介电层90；接着进行步骤S40，请参照图1(d)，以图案化光致抗蚀涂层100为掩膜对该介电层90进行刻蚀，刻蚀的方式可采用干式非等向性离子刻蚀，于刻蚀结束后，该介电层90将成为栅极结构两侧的间隙璧(spacer)。

接着进行步骤S50及S60，请参照图1(e)及图1(f)，将图案化光致抗蚀涂层100去除，并对多晶硅层40上残留的介电层90进行去除，让多晶硅层40露出；接着进行步骤S70，请参照图1(g)，在整个栅极结构及基底10上沉积金属层110，沉积的方式可以选用低压化学汽相沉积技术；然后进行步骤S80、S90及S100，请参照图1(h)、图1(i)及图1(j)，在栅极氧化层30、第一离子区70及第二离子区80上方设置图1案化光致抗蚀涂层120后，以图1的图案化光致抗蚀涂层120为掩膜对图案化金属硅化物层130进行干式刻蚀与湿式刻蚀，刻蚀结束后将图案化光致抗蚀涂层120去除。刻蚀后仅于第一离子区70上、第二离子区80上与门极结构上留下金属层110，其中位于第一离子区70上及第二离子区80上的金属层110的水平宽度小于栅极结构源/漏极(50及60)的水平宽度。

再进行步骤S110，请参照图1(k)，将整个完成上述步骤的基底10送至炉管内进行加温回火，金属层110的下方的金属将会与基底10上的硅反应成图案化金属硅化物层130，金属层110的上方则是维持原来的金属层110组成；最后，进行步骤S120，请参照图1(1)，添加溶剂将未与基底10上的硅原子反应的金属层110去除，仅留下图案化金属硅化物层130，完成高电压栅极结构的制造。图案化金属硅化物层130可以降低与外部导电层连接时的接触电阻，增加外部导电层与栅极结构及其源/漏极(50及60)的吸附力，又因图案化金属硅化物层130并不与间隙壁95有接触，无漏电流的问题并且可以维持击穿电压。

以上所述的实施例仅用于说明本发明的技术思想及特点，其目的在使本领域内的技术人员能够了解本发明的内容并据以实施，当不能仅以本实施例来限定本发明的专利范围，即凡依本发明所揭示的精神所作的同等变化或修饰，仍落在本发明的专利范围内。

Claims (5)

1、一种MOS组件的结构，包括具有半导体组件的基板，其特征在于该基板包含：

一栅极结构，由下而上依次由一栅极氧化层及一多晶硅层组成；

该栅极结构之源/漏极区位于该栅极结构的两侧内，一第一离子掺杂区及一第二离子掺杂区分别位于该栅极结构的源/漏极之内，且该第一离子区和第二离子区的掺杂离子浓度较源/漏极高；

一图案化金属图案化金属硅化物层，位于该栅极结构、该第一离子掺杂区及该第二离子掺杂区上，位于该第一离子掺杂区及该第二离子掺杂区上的该图案化金属图案化金属硅化物层其水平宽度小于该第一离子掺杂区及该第二离子掺杂区，通过该图案化金属图案化金属硅化物层来降低栅极结构及源/漏极与外部连接的接触电阻及继续维持栅极结构的击穿电压。

2、根据权利要求1所述的MOS组件的结构，其特征在于：该第一离子掺杂区及该第二离子掺杂区属相同离子掺杂。

3、根据权利要求1所述的MOS组件的结构，其特征在于：该第一离子掺杂区及该第二离子掺杂区P⁺型离子掺杂或N^-型离子掺杂。

4、根据权利要求1所述的MOS组件的结构，其特征在于：该图案化金属图案化金属硅化物层形成的图案化是通过一图案化光致抗蚀涂层形成。

5、根据权利要求1所述的MOS组件的结构，其特征在于：该图案化金属图案化金属硅化物层形成的图案化所经过的刻蚀工艺为一干式刻蚀及一湿式刻蚀。

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